JPH0212477A - Ｃｐｕコアシステムｌｓｉ - Google Patents
ＣｐｕコアシステムｌｓｉInfo
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- JPH0212477A JPH0212477A JP63161046A JP16104688A JPH0212477A JP H0212477 A JPH0212477 A JP H0212477A JP 63161046 A JP63161046 A JP 63161046A JP 16104688 A JP16104688 A JP 16104688A JP H0212477 A JPH0212477 A JP H0212477A
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- Japan
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- circuit
- cpu core
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- signal
- cpu
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- 230000006866 deterioration Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
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- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＰＵコアとその周辺回路とランダム論理回
路とから構成されるＣＰＵコアシステムＬＳＩに係わり
、特にデバッガが接続されていないときにデバッグモー
ドとしても貫通電流が流れないようにしたＣＰＵコアシ
ステムＬＳＩに関する。
路とから構成されるＣＰＵコアシステムＬＳＩに係わり
、特にデバッガが接続されていないときにデバッグモー
ドとしても貫通電流が流れないようにしたＣＰＵコアシ
ステムＬＳＩに関する。
従来、この種のＣＰＵコアシステムＬＳＩは、ＣＰＵコ
アとその周辺回路とランダム論理回路とから構成されて
いる。かかるＣＰＵコアシステムＬＳＩは、ＣＰＵコア
の動作と同−働きをする単−ｃｐｕを搭載したデバッガ
を用いてデバッグをしていた。
アとその周辺回路とランダム論理回路とから構成されて
いる。かかるＣＰＵコアシステムＬＳＩは、ＣＰＵコア
の動作と同−働きをする単−ｃｐｕを搭載したデバッガ
を用いてデバッグをしていた。
このようにデバッガをＣＰＵコアシステムＬＳＩに接続
するには、ＣＰＵコアの動作を止める必要がある。この
ため、ＣＰＵコアをホールド状態にし、ＣＰＵコアの出
力を高インピーダンスとしてデバッガに搭載の単一ＣＰ
Ｕの出力をＣＰＵコアに対応する出力と接続することで
、デバッガを動１乍させていた。
するには、ＣＰＵコアの動作を止める必要がある。この
ため、ＣＰＵコアをホールド状態にし、ＣＰＵコアの出
力を高インピーダンスとしてデバッガに搭載の単一ＣＰ
Ｕの出力をＣＰＵコアに対応する出力と接続することで
、デバッガを動１乍させていた。
上述した従来のＣＰＵコアシステムＬＳＩは、ＣＰＵコ
アシステムＬＳＩがＣＭＯ５素子にて構成されている場
合に、ＣＰＵコアシステムＬＳＩにデバッガを接続しな
いで、誤ってＣＰＵコアの出力信号を高インピーダンス
とすると、次のような不都合を生じる。すなわち、ＣＰ
ＵコアシステムＬＳＩ内の周辺回路やランダム論理回路
には、上述のように誤ってＣＰＵコアの出力信号を高イ
ンピーダンスとすると、貫通電流が流れてしまうという
欠点があった。
アシステムＬＳＩがＣＭＯ５素子にて構成されている場
合に、ＣＰＵコアシステムＬＳＩにデバッガを接続しな
いで、誤ってＣＰＵコアの出力信号を高インピーダンス
とすると、次のような不都合を生じる。すなわち、ＣＰ
ＵコアシステムＬＳＩ内の周辺回路やランダム論理回路
には、上述のように誤ってＣＰＵコアの出力信号を高イ
ンピーダンスとすると、貫通電流が流れてしまうという
欠点があった。
本発明は上述した欠点を解決するためになされたもので
、周辺回路やランダム論理回路のＣＭＯ８素子に貫通電
流が流れないようにしたＣＰＵコアシステムＬＳＩを提
供することを目的とする。
、周辺回路やランダム論理回路のＣＭＯ８素子に貫通電
流が流れないようにしたＣＰＵコアシステムＬＳＩを提
供することを目的とする。
上記目的を達成するために、本発明のＣＰＵコアシステ
ムＬＳＩは、ＣＰＵコアとその周辺回路とランダム論理
回路とから構成されたＣＰＵコアシステムＬＳＩにおい
て、ＣＰＵコアがホールド状態となったときに、高イン
ピーダンスとなるＣＰＵコアの出力回路からの出力信号
と、ＣＰＵコアの出力のうちでホールド状態のときに高
インピーダンスとならない出力回路を高インピーダンス
とするゲート回路からの出力信号とを、一定の電位に固
定できる抵抗回路を設けたことを特徴とするものである
。
ムＬＳＩは、ＣＰＵコアとその周辺回路とランダム論理
回路とから構成されたＣＰＵコアシステムＬＳＩにおい
て、ＣＰＵコアがホールド状態となったときに、高イン
ピーダンスとなるＣＰＵコアの出力回路からの出力信号
と、ＣＰＵコアの出力のうちでホールド状態のときに高
インピーダンスとならない出力回路を高インピーダンス
とするゲート回路からの出力信号とを、一定の電位に固
定できる抵抗回路を設けたことを特徴とするものである
。
このように構成された本発明によれば、ＣＰＵコアがホ
ールド状態となったときに、高インピーダンスとなるＣ
ＰＵコアの出力回路からの出力信号と、ＣＰＵコアの出
力のうちでホールド状態のときに高インピーダンスとな
らない出力回路を高インピーダンスとするゲート回路か
らの出力信号とを、一定の電位に固定できるようにした
ので、ＣＰＵコアシステムＬＳＩの周辺回路やランダム
論理回路内の素子に貫通電流が流れず、素子の劣化を防
止することができる。
ールド状態となったときに、高インピーダンスとなるＣ
ＰＵコアの出力回路からの出力信号と、ＣＰＵコアの出
力のうちでホールド状態のときに高インピーダンスとな
らない出力回路を高インピーダンスとするゲート回路か
らの出力信号とを、一定の電位に固定できるようにした
ので、ＣＰＵコアシステムＬＳＩの周辺回路やランダム
論理回路内の素子に貫通電流が流れず、素子の劣化を防
止することができる。
次に、本発明について図面を参照して説明する。
第１図は本発明に係るＣＰＵコアシステムＬＳＩの実施
例を示す回路図である。
例を示す回路図である。
第１Ｅ１において、ＣＰＵコアシステムＬＳＩＩは、Ｃ
ＰＵコア２と、第１のゲート回路３と、第２のゲート回
路４と、第３のゲート回路５と、第４のゲート回路６と
、第２のゲート回路４の出力およびＣＰＵコア２の出力
を一定の高レベル電圧に固定するプルアップ抵抗回路７
とから構成されている。ＣＰＵコアシステムＬＳＩＩに
は、ＣＰＵコア２と同一の単一ＣＰＬ１８が接続される
ようになっている。
ＰＵコア２と、第１のゲート回路３と、第２のゲート回
路４と、第３のゲート回路５と、第４のゲート回路６と
、第２のゲート回路４の出力およびＣＰＵコア２の出力
を一定の高レベル電圧に固定するプルアップ抵抗回路７
とから構成されている。ＣＰＵコアシステムＬＳＩＩに
は、ＣＰＵコア２と同一の単一ＣＰＬ１８が接続される
ようになっている。
デバッグ信号１０１は、回路をデバッグモードとする信
号であって、第１のゲート回路３と第３のゲート回路５
と第４のゲート回路６とに供給されるようになっている
。入力信号１０２は、ＣＰＵコア２と、単一ＣＰＵ８に
供給できるようになっている。出力信号１０３は、ＣＰ
ＵコアシステムＬＳＩ１の周辺回路やランダム論・理回
路に提供されるものであり、第２のゲート回路４と第４
のゲート回路６との接続点（出力信号１０８相当信号部
分）と、ＣＰＵコア２の一部出力と単一〇ＰＵ８の一部
出力との接続点く出力信号１０８′部分〉とから得られ
るように回路構成されている。
号であって、第１のゲート回路３と第３のゲート回路５
と第４のゲート回路６とに供給されるようになっている
。入力信号１０２は、ＣＰＵコア２と、単一ＣＰＵ８に
供給できるようになっている。出力信号１０３は、ＣＰ
ＵコアシステムＬＳＩ１の周辺回路やランダム論・理回
路に提供されるものであり、第２のゲート回路４と第４
のゲート回路６との接続点（出力信号１０８相当信号部
分）と、ＣＰＵコア２の一部出力と単一〇ＰＵ８の一部
出力との接続点く出力信号１０８′部分〉とから得られ
るように回路構成されている。
ＣＰＵコア２のホールド要求信号１０４は、第１のゲー
ト回路３で形成されて、ＣＰＵコア２に与えられるよう
に回路が構成されている。このホールド要求信号１０４
が有効（高レベル）となると、ＣＰＵコア２はホールド
状態になるようになっている。単一ＣＰＵ８に対するホ
ールド要求信号１０５は、第３のゲート回路５により生
成されるようになっており、第３のゲート回路５から出
力されたホールド要求信号１０５が有効（高レベル）と
なると単一ＣＰＵ８はホールドされ、無効（低レベル）
となると単一ＣＰＵ８は動作できるようになっている。
ト回路３で形成されて、ＣＰＵコア２に与えられるよう
に回路が構成されている。このホールド要求信号１０４
が有効（高レベル）となると、ＣＰＵコア２はホールド
状態になるようになっている。単一ＣＰＵ８に対するホ
ールド要求信号１０５は、第３のゲート回路５により生
成されるようになっており、第３のゲート回路５から出
力されたホールド要求信号１０５が有効（高レベル）と
なると単一ＣＰＵ８はホールドされ、無効（低レベル）
となると単一ＣＰＵ８は動作できるようになっている。
ＣＰＵコア２のホールド信号１０６は、第２のゲート回
路４と第３のゲート回路５とに供給されている。同様に
単一ＣＰＵ８のホールド信号１０７は、第４のゲート回
路６に供給されている。ＣＰＵコア２の出力信号のうち
のＣＰＵコア２０ホールド時に高インピーダンスとなら
ない出力信号１０８は、第２のゲート回路４に供給され
るようになっている。単一ｃｐｕ８の出力信号のうちの
単一ＣＰＵ８のホールド時に高インピーダンスとならな
い出力信号１０９は、第４のゲート回路６に供給される
ようになっている。正規のホールド要求信号１１０は、
第１のゲート回路３と第３のゲート回路５とに供給され
るようになっている。
路４と第３のゲート回路５とに供給されている。同様に
単一ＣＰＵ８のホールド信号１０７は、第４のゲート回
路６に供給されている。ＣＰＵコア２の出力信号のうち
のＣＰＵコア２０ホールド時に高インピーダンスとなら
ない出力信号１０８は、第２のゲート回路４に供給され
るようになっている。単一ｃｐｕ８の出力信号のうちの
単一ＣＰＵ８のホールド時に高インピーダンスとならな
い出力信号１０９は、第４のゲート回路６に供給される
ようになっている。正規のホールド要求信号１１０は、
第１のゲート回路３と第３のゲート回路５とに供給され
るようになっている。
第１のゲート回路３は、反転回路３１と、論理積回路３
２と、論理和回路３３とを有している。
２と、論理和回路３３とを有している。
デバッグ信号１０１は反転回路３１と論理和回路３３と
に供給される。反転回路３１の出力信号は論理積回路３
２と第２のゲート回路４に供給される。正規のホールド
要求信号１１０は反転回路３１からの出力信号と論理積
回路３２で論理積がとられる。その論理積回路３２の出
力は論理和回路３３に供給して論理和回路３３の出力を
第１のゲート回路３の出力信号として出力する。
に供給される。反転回路３１の出力信号は論理積回路３
２と第２のゲート回路４に供給される。正規のホールド
要求信号１１０は反転回路３１からの出力信号と論理積
回路３２で論理積がとられる。その論理積回路３２の出
力は論理和回路３３に供給して論理和回路３３の出力を
第１のゲート回路３の出力信号として出力する。
第２のゲート回路４は、スリーステートゲート４１．４
２を有している。このスリーステートゲート４１．４２
には、第１のゲート回路３の反転回路３１の出力が供給
されており、デバッグ信号１０１が有効のときにスリー
ステートゲート４１１４２を高インピーダンスとし、デ
バッグ信号１０１が無効のときに信号を通過するように
なっている。
２を有している。このスリーステートゲート４１．４２
には、第１のゲート回路３の反転回路３１の出力が供給
されており、デバッグ信号１０１が有効のときにスリー
ステートゲート４１１４２を高インピーダンスとし、デ
バッグ信号１０１が無効のときに信号を通過するように
なっている。
第３のゲート回路５は、ナンド回路５１と、論理和回路
５２とを備えている。ナンド回路５１にはデバッグ信号
１０１とホールド信号１０６とが人力されており、両信
号１０１．１０６が“１”のときにのみ、第３のゲート
回路５の出力から“０”を出力するようになっている。
５２とを備えている。ナンド回路５１にはデバッグ信号
１０１とホールド信号１０６とが人力されており、両信
号１０１．１０６が“１”のときにのみ、第３のゲート
回路５の出力から“０”を出力するようになっている。
ナンド回路５１の出力と、正規のホールド要求信号１１
０とは、論理和回路５２に人力されるようになっている
。論理和回路５２の出力端子からの信号が有効のときは
単一ＣＰＵ８にホールド要求信号１０５として与えられ
るようになっている。
０とは、論理和回路５２に人力されるようになっている
。論理和回路５２の出力端子からの信号が有効のときは
単一ＣＰＵ８にホールド要求信号１０５として与えられ
るようになっている。
第４のゲート回路６は、スリーステートゲート６１．６
２を有している。このスリーステートゲート６１，６２
には、デバッグ信号１０１が供給されており、デバッグ
信号１０１が無効のときにスリーステートゲート６１．
６２を高インピーダンスとし、デバッグ信号１０１が有
効のときに信号を通過するようになっている。
２を有している。このスリーステートゲート６１，６２
には、デバッグ信号１０１が供給されており、デバッグ
信号１０１が無効のときにスリーステートゲート６１．
６２を高インピーダンスとし、デバッグ信号１０１が有
効のときに信号を通過するようになっている。
プルアップ抵抗回路７は、出力信号１０３を一定の高レ
ベル電圧（＋Ｖｃｃ）に固定する抵抗７１〜７３を、出
力信号１０３用の回路と図示しない電源との間に接続す
ることにより、構成されている。
ベル電圧（＋Ｖｃｃ）に固定する抵抗７１〜７３を、出
力信号１０３用の回路と図示しない電源との間に接続す
ることにより、構成されている。
このように構成された実施例の作用を説明する。
単一ｃｐｕｓをＣＰＵコアシステムＬＳＩＩに接続し、
デバッグ信号１０１を有効（高レベル）とすると、第１
のゲート回路３の論理和回路３３を通してＣＰＵコア２
０ホールド要求信号１０４が有効になり、ＣＰＵコア２
はホールド状態になる。このとき、第１のゲート回路３
の反転回路３１により、デバッグ信号１０１の反転信号
が第２のゲート回路４のスリースチートゲ−“ト４１．
４２に供給されることになって、このスリーステートゲ
ート４Ｌ４２は高インピーダンス状態になる。また、第
４のゲート回路６のスリーステートゲート６１．６２は
、高インピーダンス状態から単一ＣＰＵ８のホールド信
号１０７および出力信号１０８を伝達する動作となる。
デバッグ信号１０１を有効（高レベル）とすると、第１
のゲート回路３の論理和回路３３を通してＣＰＵコア２
０ホールド要求信号１０４が有効になり、ＣＰＵコア２
はホールド状態になる。このとき、第１のゲート回路３
の反転回路３１により、デバッグ信号１０１の反転信号
が第２のゲート回路４のスリースチートゲ−“ト４１．
４２に供給されることになって、このスリーステートゲ
ート４Ｌ４２は高インピーダンス状態になる。また、第
４のゲート回路６のスリーステートゲート６１．６２は
、高インピーダンス状態から単一ＣＰＵ８のホールド信
号１０７および出力信号１０８を伝達する動作となる。
ＣＰＵコア２がホールド状態になると、正規のホールド
要求信号１１０が無効であれば、第３のゲート回路５に
ナンド回路５１によって単一ＣＰＵ８のホールド状態を
解除する信号が形成されることから、単一ＣＰＵ８のホ
ールド要求信号１０５は無効になり、出力信号１０３に
は単一ＣＰＵ８からの出力信号が現れる。ここで、単一
ｃｐｕｓには、ＣＰＵコア２と同一の入力信号１０２が
人力されている。
要求信号１１０が無効であれば、第３のゲート回路５に
ナンド回路５１によって単一ＣＰＵ８のホールド状態を
解除する信号が形成されることから、単一ＣＰＵ８のホ
ールド要求信号１０５は無効になり、出力信号１０３に
は単一ＣＰＵ８からの出力信号が現れる。ここで、単一
ｃｐｕｓには、ＣＰＵコア２と同一の入力信号１０２が
人力されている。
このとき、誤ってデバッガを接続しないで、デバッグ信
号１０１を有効とすると、ＣＰＵコア２の出力信号のう
ちでデバッグモード時（ＣＰＵコア２のホールド状態時
）に高インピーダンスとなる出力回路からの出力信号１
０８′と、高インピーダンスとならないので第２のゲー
ト回路４により高インピーダンスとする出力回路からの
出力信号（出力信号″１０８）とは、プルアップ抵抗回
路７により、高レベルに固定されることになる。
号１０１を有効とすると、ＣＰＵコア２の出力信号のう
ちでデバッグモード時（ＣＰＵコア２のホールド状態時
）に高インピーダンスとなる出力回路からの出力信号１
０８′と、高インピーダンスとならないので第２のゲー
ト回路４により高インピーダンスとする出力回路からの
出力信号（出力信号″１０８）とは、プルアップ抵抗回
路７により、高レベルに固定されることになる。
これにより、ＣＰＵコアシステムＬＳＩＩのＣＭ○Ｓ素
子で構成される周辺回路やランダム論理回路に貫通電流
が流れることがなくなる。
子で構成される周辺回路やランダム論理回路に貫通電流
が流れることがなくなる。
このように本実施例によれば、ＣＰＵコア２がホールド
状態となったときに、高インピーダンスとなるＣＰＵコ
ア２の出力回路からの出力信号１０８′と、ＣＰＵコア
２の出力のうちでホールド状態のときに高インピーダン
スとならない出力回路からの出力信号１０８を高インピ
ーダンスとする第２のゲート回路４からの出力信号とを
、プルアップ抵抗回路７により一定の高レベル電位に固
定できるようにしたので、ＣＰＵコアシステムＬ５４１
の周辺回路やランダム論理回路内の素子に貫通電流が流
れず、素子の劣化を防止することができる。
状態となったときに、高インピーダンスとなるＣＰＵコ
ア２の出力回路からの出力信号１０８′と、ＣＰＵコア
２の出力のうちでホールド状態のときに高インピーダン
スとならない出力回路からの出力信号１０８を高インピ
ーダンスとする第２のゲート回路４からの出力信号とを
、プルアップ抵抗回路７により一定の高レベル電位に固
定できるようにしたので、ＣＰＵコアシステムＬ５４１
の周辺回路やランダム論理回路内の素子に貫通電流が流
れず、素子の劣化を防止することができる。
上記実施例では、出力信号１０３をプルアップ抵抗回路
７により高レベルに固定しているが、これに限ることな
く出力信号１０３をプルダウン抵抗回路により低レベル
に固定する構成としてもよい。このような第２の実施例
によっても、上記実施例と同一の作用降下を奏すること
になる。
７により高レベルに固定しているが、これに限ることな
く出力信号１０３をプルダウン抵抗回路により低レベル
に固定する構成としてもよい。このような第２の実施例
によっても、上記実施例と同一の作用降下を奏すること
になる。
以上説明したように本発明は、ＣＰＵコアがホールド状
態となったときに、高インピーダンスとなるＣＰ［Ｊコ
アの出力回路からの出力信号と、ＣＰＵコアの出力のう
ちで前記ホールド状態のときに高インピーダンスとなら
ない出力回路を高インピーダンスとするゲート回路から
の出力信号とを、一定の電位に固定できるようにしたの
で、ＣＰＵコアシステムＬＳＩの周辺回路やランダム論
理回路内の素子に貫通電流が流れず、素子の劣化を防止
することができるという効果がある。
態となったときに、高インピーダンスとなるＣＰ［Ｊコ
アの出力回路からの出力信号と、ＣＰＵコアの出力のう
ちで前記ホールド状態のときに高インピーダンスとなら
ない出力回路を高インピーダンスとするゲート回路から
の出力信号とを、一定の電位に固定できるようにしたの
で、ＣＰＵコアシステムＬＳＩの周辺回路やランダム論
理回路内の素子に貫通電流が流れず、素子の劣化を防止
することができるという効果がある。
第１図は本発明の実施例を示す回路図である。
■・・・・・・ＣＰＵコアシステムＬＳＩ。
２・・・・・・ＣＰＵコア、３・・・・・・第１のゲー
ト回路、４・・・・・・第２のゲート回路、 ５・・・・・・第３のゲート回路、 ７・・・・・・プルアップ抵抗回路（一定の電圧に固定
する抵抗）、 ８・・・・・・単一ＣＰＵ （第２のＣＰＵ）、１０１
・・・・・・デバッグ信号、 １０２・・・・・・人力信号、１０３・・・・・・出力
信号、１０４・・・・・・ホールド要求信号、１０５・
・・・・・ホールド要求信号、１０６・・・・・・ホー
ルド信号（ホールド確認信号）。 出 願 人 代 理 人 日本電気株式会社
ト回路、４・・・・・・第２のゲート回路、 ５・・・・・・第３のゲート回路、 ７・・・・・・プルアップ抵抗回路（一定の電圧に固定
する抵抗）、 ８・・・・・・単一ＣＰＵ （第２のＣＰＵ）、１０１
・・・・・・デバッグ信号、 １０２・・・・・・人力信号、１０３・・・・・・出力
信号、１０４・・・・・・ホールド要求信号、１０５・
・・・・・ホールド要求信号、１０６・・・・・・ホー
ルド信号（ホールド確認信号）。 出 願 人 代 理 人 日本電気株式会社
Claims (1)
- ＣＰＵコアとその周辺回路とランダム論理回路とから構
成されたＣＰＵコアシステムＬＳＩにおいて、前記ＣＰ
Ｕコアがホールド状態となったときに、高インピーダン
スとなるＣＰＵコアの出力回路からの出力信号と、前記
ＣＰＵコアの出力のうちで前記ホールド状態のときに高
インピーダンスとならない出力回路を高インピーダンス
とするゲート回路からの出力信号とを、一定の電位に固
定できる抵抗回路を設けたことを特徴とするＣＰＵコア
システムＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161046A JPH0212477A (ja) | 1988-06-30 | 1988-06-30 | Ｃｐｕコアシステムｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63161046A JPH0212477A (ja) | 1988-06-30 | 1988-06-30 | Ｃｐｕコアシステムｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212477A true JPH0212477A (ja) | 1990-01-17 |
Family
ID=15727573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63161046A Pending JPH0212477A (ja) | 1988-06-30 | 1988-06-30 | Ｃｐｕコアシステムｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299958A (ja) * | 2001-03-30 | 2002-10-11 | Nippon Precision Circuits Inc | 発振制御回路 |
-
1988
- 1988-06-30 JP JP63161046A patent/JPH0212477A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299958A (ja) * | 2001-03-30 | 2002-10-11 | Nippon Precision Circuits Inc | 発振制御回路 |
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