JPH02128598A - 空間スイッチ２重割付防止方式 - Google Patents
空間スイッチ２重割付防止方式Info
- Publication number
- JPH02128598A JPH02128598A JP28120888A JP28120888A JPH02128598A JP H02128598 A JPH02128598 A JP H02128598A JP 28120888 A JP28120888 A JP 28120888A JP 28120888 A JP28120888 A JP 28120888A JP H02128598 A JPH02128598 A JP H02128598A
- Authority
- JP
- Japan
- Prior art keywords
- space switch
- memory
- switch
- space
- holding memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時分割交換機の空間スイッチ接続に係り特に残
留パスによるパリティエラー防止に適した２重割付防止
に関する。
留パスによるパリティエラー防止に適した２重割付防止
に関する。
従来のＴ−８−Ｔ構成における接続は、文献Ｄ７０形自
動交換機ＣＩ〕ハードウェア（１）％編者日本電信電話
味に記載されている様なＴ−１３−Ｔ構成を取っている
。このＴＳＴ構成の増設圧おいて上記文献Ｐ２１８には
４８００ｅｒｔ’ｅでしか示さ名ていないが、実際には
９６００ｅｒｔまで増設が可能であり、その構成を第３
図に示す。又、空間スイッチ（文献ではＨ８Ｗ）の保持
メモリ機能ブロック図を第２図に示す。
動交換機ＣＩ〕ハードウェア（１）％編者日本電信電話
味に記載されている様なＴ−１３−Ｔ構成を取っている
。このＴＳＴ構成の増設圧おいて上記文献Ｐ２１８には
４８００ｅｒｔ’ｅでしか示さ名ていないが、実際には
９６００ｅｒｔまで増設が可能であり、その構成を第３
図に示す。又、空間スイッチ（文献ではＨ８Ｗ）の保持
メモリ機能ブロック図を第２図に示す。
第３図に示した従来の増設方式においては、ソフト障害
等により空間スイッチのパスを解放出来なかった場合、
空間スイッチの出側が論理和であるため、新たに別の空
間スイッチにより同じ２次時間スイッチに接続された場
合、残留パスと衝突を起こし、パリティエラーとなって
しまう。このＴＳＴ橋成は０糸１系の２重化を取るのが
一般的であるが残留パスの場合両系忙残ってしまうため
２重障害となりシステムダウンにつながる恐れがある。
等により空間スイッチのパスを解放出来なかった場合、
空間スイッチの出側が論理和であるため、新たに別の空
間スイッチにより同じ２次時間スイッチに接続された場
合、残留パスと衝突を起こし、パリティエラーとなって
しまう。このＴＳＴ橋成は０糸１系の２重化を取るのが
一般的であるが残留パスの場合両系忙残ってしまうため
２重障害となりシステムダウンにつながる恐れがある。
本発明の目的は、上記残留パスがあった場合にその残留
パスに衝突となる新たなパス設定を防止しパリティエラ
ーを未然に防ぐことにある。
パスに衝突となる新たなパス設定を防止しパリティエラ
ーを未然に防ぐことにある。
上記目的は、空間スイッチの保持メモリと論理和により
接続となる空間スイッチの保持メモリとのメモリ内容を
比較することにより達成される。
接続となる空間スイッチの保持メモリとのメモリ内容を
比較することにより達成される。
空間スイッチの保持メモリ間のメモリ内容と新たに設定
しようとする内容が同じである場合、パス設定を中止す
ると供にエラー情報を送出することでパリティエラーを
未然に防ぐことができる。
しようとする内容が同じである場合、パス設定を中止す
ると供にエラー情報を送出することでパリティエラーを
未然に防ぐことができる。
以下、本発明の実施例を示す。
第２図は従来の保持メモリ回路ブロック図である０１は
基本保持メモリ、２は増設保持メモリ、３は基本空間ス
イッチ、４は増設空間スイッチ、５は２次時間スイッチ
、６は論理和回路、７はインバータ、８はデータゲート
である。
基本保持メモリ、２は増設保持メモリ、３は基本空間ス
イッチ、４は増設空間スイッチ、５は２次時間スイッチ
、６は論理和回路、７はインバータ、８はデータゲート
である。
保持メモリは、メモリ書込み読み出しが出来る様な機能
を有し、アドレス（ト）、イネーブル（ハ）リード、ラ
イト切替ＣＲ／Ｗ）により制御する叉、書込まれたデー
タはシーケンシャルにＯＵＴより出力され公知の空間ス
イッチのスイッチングを行なう、今基本保持メモリ１に
空間スイッチ３の制御が書かわだとすると、その時間の
空間スイッチ３の出力が論理和回路６を介して２次時間
スイッチ５へ接続となる。今何らかの原因によりパス開
放が出来ない、すなわち基本保持メモリ１のメモリ内容
が開放のデータとならず残ったとすると、このデータに
よって空間スイッチ１のパスがはられたままとなる、す
なわち残留パスとなる。一方増設保持メモリ２において
、発呼等により新たに基本保持メモリの残留パスと同じ
時間にパスが設定されたとすると増設空間スイッチ４を
介し論理和回路６ヘパスが接続となり、基本と増設とで
パスが衝突しパリティエラーを発生してしまう問題があ
った。この問題を解決する本発明の実施例を第１図によ
り説明するの １は基本保持メモリ、２は増設保持メモリ、３はメモリ
比較回路、４はイネーブルＯＲ回路、５はリード、ライ
トＯＲ回路、６はインバータ、７はメそり比較回路、８
はＥＲＲ信号、９はデータゲート、である。今基本保持
メモリ１にデータを１込む場合Ａ Ｄ Ｒ１０信号が％
Ｌ〃となりデータはデータゲート９を介して基本保持メ
モリ１に入力される。又％ＡＤＲ１０は同メモリをライ
トモードとする。一方Ａ Ｄ Ｒ１ｏはインバート６を
介し増設保持メモリのイネーブル（ハ）及びリードモー
ドを設定する。ＡＤＲＯ〜９の値により増設保持メモリ
のメモリ内容が読み出さ４メモリ比較回路３へ入力され
る、又他方はデータゲート９を介し入力される。このメ
モリ比較回路の入力データが異った場合は、出力が／／
）ｌ ／／となり基本保持メモリのイネーブル信号とな
りデータが基本保持メモリに取込まれる。もし、上記入
力データが同一であったならばメモリ比較回路の出力力
いＬＩとなり基本保持メモリのイネーブルは取られずデ
ータ書込みがなされずかつ、ＥＲ，Ｒ８として上位に残
留パスにより２重接続オーダとなっている情報が送られ
るるこれにより、ソフトにより増設部の残留パス開放が
なされる。以上により残留パスを識別し未然にパリティ
エラーを防ぐことが可能となる。
を有し、アドレス（ト）、イネーブル（ハ）リード、ラ
イト切替ＣＲ／Ｗ）により制御する叉、書込まれたデー
タはシーケンシャルにＯＵＴより出力され公知の空間ス
イッチのスイッチングを行なう、今基本保持メモリ１に
空間スイッチ３の制御が書かわだとすると、その時間の
空間スイッチ３の出力が論理和回路６を介して２次時間
スイッチ５へ接続となる。今何らかの原因によりパス開
放が出来ない、すなわち基本保持メモリ１のメモリ内容
が開放のデータとならず残ったとすると、このデータに
よって空間スイッチ１のパスがはられたままとなる、す
なわち残留パスとなる。一方増設保持メモリ２において
、発呼等により新たに基本保持メモリの残留パスと同じ
時間にパスが設定されたとすると増設空間スイッチ４を
介し論理和回路６ヘパスが接続となり、基本と増設とで
パスが衝突しパリティエラーを発生してしまう問題があ
った。この問題を解決する本発明の実施例を第１図によ
り説明するの １は基本保持メモリ、２は増設保持メモリ、３はメモリ
比較回路、４はイネーブルＯＲ回路、５はリード、ライ
トＯＲ回路、６はインバータ、７はメそり比較回路、８
はＥＲＲ信号、９はデータゲート、である。今基本保持
メモリ１にデータを１込む場合Ａ Ｄ Ｒ１０信号が％
Ｌ〃となりデータはデータゲート９を介して基本保持メ
モリ１に入力される。又％ＡＤＲ１０は同メモリをライ
トモードとする。一方Ａ Ｄ Ｒ１ｏはインバート６を
介し増設保持メモリのイネーブル（ハ）及びリードモー
ドを設定する。ＡＤＲＯ〜９の値により増設保持メモリ
のメモリ内容が読み出さ４メモリ比較回路３へ入力され
る、又他方はデータゲート９を介し入力される。このメ
モリ比較回路の入力データが異った場合は、出力が／／
）ｌ ／／となり基本保持メモリのイネーブル信号とな
りデータが基本保持メモリに取込まれる。もし、上記入
力データが同一であったならばメモリ比較回路の出力力
いＬＩとなり基本保持メモリのイネーブルは取られずデ
ータ書込みがなされずかつ、ＥＲ，Ｒ８として上位に残
留パスにより２重接続オーダとなっている情報が送られ
るるこれにより、ソフトにより増設部の残留パス開放が
なされる。以上により残留パスを識別し未然にパリティ
エラーを防ぐことが可能となる。
本発明によれば、残留パスを識別出来パリティエ２−を
未然Ｋｖｊぎシステムダウンの恐れをなくす効果がある
。
未然Ｋｖｊぎシステムダウンの恐れをなくす効果がある
。
第１図は本発明の一実施例のブロック図、第２図は従来
の保持メモリ回路１日ツク図、第３図はＴＳＴ増設増設
構成クロッ２図る。 １・・・基本保持メモリ、２・・・増設保持メモリ、６
・・・メモリ比較回路、４・・・イネーブルＯＲ回路、
５・・・リードライトＯＲ回路、６・・・インバータ、
７・・・メモリ比較回路、８・・・ＥＲＲ信号、９・・
・データブトＯ
の保持メモリ回路１日ツク図、第３図はＴＳＴ増設増設
構成クロッ２図る。 １・・・基本保持メモリ、２・・・増設保持メモリ、６
・・・メモリ比較回路、４・・・イネーブルＯＲ回路、
５・・・リードライトＯＲ回路、６・・・インバータ、
７・・・メモリ比較回路、８・・・ＥＲＲ信号、９・・
・データブトＯ
Claims (1)
- １、時間スイッチ、空間スイッチ、時間スイッチ構成を
複数増設し、空間スイッチ出力と空間スイッチ出力が論
理和により接続となり、２次時間スイッチに接続となる
時分割交換機において、空間スイッチを制御する保持メ
モリと上記論理和により接続となる他空間スイッチの保
持メモリとのメモリ内容を比較し、新たにメモリ書込み
時対応する他空間スイッチの保持メモリにすでに同一内
容が書かれている場合は、書込みを中止すると共に、エ
ラー情報を通知することにより、空間スイッチの２重接
続を防止することを特徴とする空間スイッチ２重割付防
止方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28120888A JPH02128598A (ja) | 1988-11-09 | 1988-11-09 | 空間スイッチ２重割付防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28120888A JPH02128598A (ja) | 1988-11-09 | 1988-11-09 | 空間スイッチ２重割付防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02128598A true JPH02128598A (ja) | 1990-05-16 |
Family
ID=17635865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28120888A Pending JPH02128598A (ja) | 1988-11-09 | 1988-11-09 | 空間スイッチ２重割付防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02128598A (ja) |
-
1988
- 1988-11-09 JP JP28120888A patent/JPH02128598A/ja active Pending
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