JPH0213465B2 - - Google Patents
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- Publication number
- JPH0213465B2 JPH0213465B2 JP55154861A JP15486180A JPH0213465B2 JP H0213465 B2 JPH0213465 B2 JP H0213465B2 JP 55154861 A JP55154861 A JP 55154861A JP 15486180 A JP15486180 A JP 15486180A JP H0213465 B2 JPH0213465 B2 JP H0213465B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- capacitance
- semiconductor substrate
- floating electrode
- variable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/64—Variable-capacitance diodes, e.g. varactors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電子回路に用いられる半導体可変容量
素子の構造に関する。
素子の構造に関する。
従来、水晶発振器等に用いられる可変容量（ト
リマーコンデンサ）としてはセラミツクトリマー
コンデンサが知られていたが、半導体を用いた実
用的な可変容量素子はなかつた。
リマーコンデンサ）としてはセラミツクトリマー
コンデンサが知られていたが、半導体を用いた実
用的な可変容量素子はなかつた。
本発明は、半導体を用いた実用的な可変容量素
子を実現するものである。
子を実現するものである。
以下、本発明の実施例を図面を用いて詳細に説
明する。
明する。
半導体基板上に絶縁膜で覆われ外部より絶縁さ
れた浮遊電極を有し、浮遊電極の電荷を蓄積する
ことによつて容量を可変する本発明の第１実施例
である半導体可変容量（容量電極４と７の間の容
量）素子が、第１図ａとｂに示される。第１図ａ
はその平面図、第１図ｂはその断面図である。こ
の構造では、浮遊電極３とｎ−導電型の半導体基
板１の表面間の容量を決定する部分の浮遊電極面
積S1と絶縁酸化膜３０の厚みtox１、および容量
電極４と浮遊電極３の間の容量を決定する部分の
容量電極面積S2と絶縁酸化膜３１の厚みtox２と
するとS1，S2，tox１，tox２の４つによつて容
量素子の容量（容量電極４と７の間の容量）の最
大値が決定される。なお、５はＰ−型拡散層、６
は浮遊電極３に電荷を注入したり、引き出したり
するためのｎ＋型拡散領域である容量可変電極で
あり、７はＰ−型拡散層で形成される第２の容量
電極である。
れた浮遊電極を有し、浮遊電極の電荷を蓄積する
ことによつて容量を可変する本発明の第１実施例
である半導体可変容量（容量電極４と７の間の容
量）素子が、第１図ａとｂに示される。第１図ａ
はその平面図、第１図ｂはその断面図である。こ
の構造では、浮遊電極３とｎ−導電型の半導体基
板１の表面間の容量を決定する部分の浮遊電極面
積S1と絶縁酸化膜３０の厚みtox１、および容量
電極４と浮遊電極３の間の容量を決定する部分の
容量電極面積S2と絶縁酸化膜３１の厚みtox２と
するとS1，S2，tox１，tox２の４つによつて容
量素子の容量（容量電極４と７の間の容量）の最
大値が決定される。なお、５はＰ−型拡散層、６
は浮遊電極３に電荷を注入したり、引き出したり
するためのｎ＋型拡散領域である容量可変電極で
あり、７はＰ−型拡散層で形成される第２の容量
電極である。
小型で、かつ、容量最大値を大きくするには絶
縁酸化膜３０，３１の厚みtox１，tox２を薄く
すれば良い。単結晶シリコンである半導体基板１
を熱酸化して得られる絶縁酸化膜３０の厚みtox
１は、50Å程度の薄い膜でも良好な絶縁特性を持
つている。しかし、ポリシリコンでできた浮遊電
極３を熱酸化して得る絶縁酸化膜３１の厚みtox
２は絶縁性がきわめて悪いので、浮遊電極３に蓄
積した電荷の消失を起さない実用的な絶縁性を得
るために、絶縁酸化膜３１の厚みtox２は2000Å
程度のかなり厚く形成される。
縁酸化膜３０，３１の厚みtox１，tox２を薄く
すれば良い。単結晶シリコンである半導体基板１
を熱酸化して得られる絶縁酸化膜３０の厚みtox
１は、50Å程度の薄い膜でも良好な絶縁特性を持
つている。しかし、ポリシリコンでできた浮遊電
極３を熱酸化して得る絶縁酸化膜３１の厚みtox
２は絶縁性がきわめて悪いので、浮遊電極３に蓄
積した電荷の消失を起さない実用的な絶縁性を得
るために、絶縁酸化膜３１の厚みtox２は2000Å
程度のかなり厚く形成される。
したがつて、可変容量素子の容量最大値を大き
くするためには、容量電極面積S2を大きくしなけ
ればならず、大型にならざるを得ない。
くするためには、容量電極面積S2を大きくしなけ
ればならず、大型にならざるを得ない。
本発明の第２実施例はこの点を更に改善した、
小型で、かつ、容量最大値の大きな半導体可変容
量素子を提供するものである。
小型で、かつ、容量最大値の大きな半導体可変容
量素子を提供するものである。
第２図は、本発明の第２実施例を示す図であ
る。第２図ａはその平面図、第２図ｂはその断面
図である。以下、この第２実施例を具体的に説明
する。
る。第２図ａはその平面図、第２図ｂはその断面
図である。以下、この第２実施例を具体的に説明
する。
ｎ−導電型の半導体基板８上に絶縁酸化膜９で
覆われ外部より絶縁された浮遊電極１０がある。
半導体基板８の表面には浮遊電極１０の一部と対
して、Ｐ−型拡散層１１が形成され、Ｐ−型拡散
層１１内に容量電極１２がｎ＋型拡散層で形成さ
れている。さらに、基板８の表面にはＰ−型拡散
層１３が形成され、その内部に容量可変端子のｎ
＋型拡散層１４が形成されている。
覆われ外部より絶縁された浮遊電極１０がある。
半導体基板８の表面には浮遊電極１０の一部と対
して、Ｐ−型拡散層１１が形成され、Ｐ−型拡散
層１１内に容量電極１２がｎ＋型拡散層で形成さ
れている。さらに、基板８の表面にはＰ−型拡散
層１３が形成され、その内部に容量可変端子のｎ
＋型拡散層１４が形成されている。
容量電極１２をＰ−型拡散層１１内にｎ＋型の
拡散層によつて形成することによつて、浮遊電極
１０と容量電極１２との間の絶縁酸化膜３３の厚
みtox２は半導体基板８である単結晶シリコンを
熱酸化することによつて得られる。単結晶シリコ
ンを熱酸化して得られる酸化膜性にすぐれ、50Å
程度の薄い膜でも充分な絶縁性が得られる。した
がつて、浮遊電極１０と容量電極１２との間の容
量は、酸化膜３３の厚みを薄くすることにより、
電極面積を小さくしても充分大きな値を得られ
る。なお、Ｐ−型拡散層１１は容量電極１２と半
導体基板８との間に生じる寄生容量を減らすため
の拡散層で、Ｐ−型拡散層１１によつて容量電極
１２と半導体基板８との間の寄生容量はほぼ無視
できる。
拡散層によつて形成することによつて、浮遊電極
１０と容量電極１２との間の絶縁酸化膜３３の厚
みtox２は半導体基板８である単結晶シリコンを
熱酸化することによつて得られる。単結晶シリコ
ンを熱酸化して得られる酸化膜性にすぐれ、50Å
程度の薄い膜でも充分な絶縁性が得られる。した
がつて、浮遊電極１０と容量電極１２との間の容
量は、酸化膜３３の厚みを薄くすることにより、
電極面積を小さくしても充分大きな値を得られ
る。なお、Ｐ−型拡散層１１は容量電極１２と半
導体基板８との間に生じる寄生容量を減らすため
の拡散層で、Ｐ−型拡散層１１によつて容量電極
１２と半導体基板８との間の寄生容量はほぼ無視
できる。
実際、最大容量を30pF程度にする場合、本発
明の第１実施例の構造では約0.5mm2の大きさとな
り、本発明の第２実施例の構造では絶縁酸化膜３
３の厚みtox２を200Åとして、約半分の大きさ
が実現できる。すなわち基板８の表面を酸化して
できる酸化膜３３の厚みは本発明の第１実施例よ
り非常に薄くなる。
明の第１実施例の構造では約0.5mm2の大きさとな
り、本発明の第２実施例の構造では絶縁酸化膜３
３の厚みtox２を200Åとして、約半分の大きさ
が実現できる。すなわち基板８の表面を酸化して
できる酸化膜３３の厚みは本発明の第１実施例よ
り非常に薄くなる。
また、本発明の第２実施例の構造では、浮遊電
極１０と容量電極１２との間の絶縁酸化膜３３の
厚みtox２と浮遊電極１０と半導体基板８の表面
との間の絶縁酸化膜３２の厚みtox１を同時に作
ることも可能で、製造プロセスも本発明の第１実
施例に較べて簡単になり、量産性にすぐれてい
る。
極１０と容量電極１２との間の絶縁酸化膜３３の
厚みtox２と浮遊電極１０と半導体基板８の表面
との間の絶縁酸化膜３２の厚みtox１を同時に作
ることも可能で、製造プロセスも本発明の第１実
施例に較べて簡単になり、量産性にすぐれてい
る。
第３図ａ，ｂは本発明の第３実施例を示す図で
ある。第３図ａはその平面図、第３図ｂはその断
面図である。
ある。第３図ａはその平面図、第３図ｂはその断
面図である。
ｎ−型の半導体基板１５上に絶縁酸化膜１６で
覆われ外部より絶縁された浮遊電極１７がある。
半導体基板１５の表面には浮遊電極１７に蓄積し
た電荷によつて表面の状態が蓄積、空乏、反転す
るＰ−型拡散層のＰ−ウエル１８が形成されてい
る。また半導体基板１５の表面には浮遊電極１７
の一部と相対して、容量電極となるＰ＋型拡散層
１９が形成されている。さらに半導体基板１５の
Ｐ−ウエル１８、Ｐ＋型拡散層１９外の表面には
Ｐ−型拡散層２０が形成され、Ｐ−型拡散層２０
の中には、容量可変のために浮遊電極１７に電荷
を注入もしくは引き出すための容量可変のための
電極となるｎ＋型拡散層２１が形成されている。
すなわち可変電極２１（ｎ＋型拡散層）と浮遊電
極１７との間の電子のやりとりにより容量電極１
９とＰーウエル１８との間の容量を可変する。
覆われ外部より絶縁された浮遊電極１７がある。
半導体基板１５の表面には浮遊電極１７に蓄積し
た電荷によつて表面の状態が蓄積、空乏、反転す
るＰ−型拡散層のＰ−ウエル１８が形成されてい
る。また半導体基板１５の表面には浮遊電極１７
の一部と相対して、容量電極となるＰ＋型拡散層
１９が形成されている。さらに半導体基板１５の
Ｐ−ウエル１８、Ｐ＋型拡散層１９外の表面には
Ｐ−型拡散層２０が形成され、Ｐ−型拡散層２０
の中には、容量可変のために浮遊電極１７に電荷
を注入もしくは引き出すための容量可変のための
電極となるｎ＋型拡散層２１が形成されている。
すなわち可変電極２１（ｎ＋型拡散層）と浮遊電
極１７との間の電子のやりとりにより容量電極１
９とＰーウエル１８との間の容量を可変する。
第３図に示した本発明の第３実施例も第２図に
示した本発明の第２実施例と同じく、容量電極１
９が半導体基板１５の表面の拡散層として形成さ
れていため、容量電極１９と浮遊電極１７との間
の絶縁酸化膜３４の厚みtox２は薄くしても充分
絶縁性にすぐれたものができ、小型で、かつ、最
大容量の大きな半導体可変容量素子が得られる。
すなわち容量電極１９が作られているシリコン半
導体基板１５の表面を酸化して成る絶縁酸化膜は
よい絶縁性を持つている。
示した本発明の第２実施例と同じく、容量電極１
９が半導体基板１５の表面の拡散層として形成さ
れていため、容量電極１９と浮遊電極１７との間
の絶縁酸化膜３４の厚みtox２は薄くしても充分
絶縁性にすぐれたものができ、小型で、かつ、最
大容量の大きな半導体可変容量素子が得られる。
すなわち容量電極１９が作られているシリコン半
導体基板１５の表面を酸化して成る絶縁酸化膜は
よい絶縁性を持つている。
なお、第３図の本発明の第３実施例では、利用
する容量は、容量電極１９とＰ−ウエル１８の間
の容量である。
する容量は、容量電極１９とＰ−ウエル１８の間
の容量である。
また、第２図の本発明の第２実施例、第３図の
本発明の第３実施例の双方とも、Ｐ型をｎ型、ｎ
型をＰ型におきかえても、同等であることは自明
である。
本発明の第３実施例の双方とも、Ｐ型をｎ型、ｎ
型をＰ型におきかえても、同等であることは自明
である。
以上の説明で明らかなように、本発明によれば
小型で、かつ、最大容量が大きく、量産性にすぐ
れた半導体可変容量素子が実現できる。
小型で、かつ、最大容量が大きく、量産性にすぐ
れた半導体可変容量素子が実現できる。
第１図ａは本発明の第１実施例の半導体可変容
量素子の平面図であり、第１図ｂはその断面図で
ある。第２図ａは本発明の第２実施例の平面図で
あり、第２図ｂはその断面図である。第３図ａは
本発明の第３実施例の平面図であり、第３図ｂは
その断面図である。 １，８，１５……半導体基板、２，９……絶縁
酸化膜、３，１０，１７……浮遊電極、４，１
２，１９……容量電極、１１……Ｐ−型拡散層、
１４，２０……容量可変端子、１８……Ｐ−ウエ
ル。
量素子の平面図であり、第１図ｂはその断面図で
ある。第２図ａは本発明の第２実施例の平面図で
あり、第２図ｂはその断面図である。第３図ａは
本発明の第３実施例の平面図であり、第３図ｂは
その断面図である。 １，８，１５……半導体基板、２，９……絶縁
酸化膜、３，１０，１７……浮遊電極、４，１
２，１９……容量電極、１１……Ｐ−型拡散層、
１４，２０……容量可変端子、１８……Ｐ−ウエ
ル。
Claims (1)
- 【特許請求の範囲】 １ 絶縁膜で囲まれた浮遊電極と、前記浮遊電極
下の第１の導電型の半導体基板の表面部分に前記
半導体基板とは逆導電型の第１のウエルを形成す
ると共に前記第１のウエル内の表面部分に形成さ
れた前記半導体基板と同じ導電型の第１の拡散領
域からなつて前記浮遊電極と容量結合をなす容量
電極と、前記浮遊電極下の前記半導体基板の前記
容量電極外の表面部分に前記半導体基板とは逆導
電型の第２のウエルを形成すると共に前記第２の
ウエル内の表面部分に前記半導体基板と同じ導電
型の第２の拡散領域を形成して成る容量可変電極
とから成り、前記容量可変電極に正負の容量可変
電圧を印加することにより、前記浮遊電極に電荷
を注入するまたは引き出して前記浮遊電極下の前
記半導体基板の前記容量電極及び前記第１および
第２のウエル外の表面部分に形成される空乏層の
容量を増減させて前記容量電極と前記空乏層が形
成される領域との間から正負にアナログ的に変化
する種々の容量値を得る半導体可変容量素子。 ２ 前記浮遊電極と容量可変電極との間の前記絶
縁膜を流れるトンネル注入によつて前記浮遊電極
に電荷を注入または引き出す特許請求の範囲第１
項記載の半導体可変容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55154861A JPS5778181A (en) | 1980-11-04 | 1980-11-04 | Semiconductor variable capacity element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55154861A JPS5778181A (en) | 1980-11-04 | 1980-11-04 | Semiconductor variable capacity element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5778181A JPS5778181A (en) | 1982-05-15 |
| JPH0213465B2 true JPH0213465B2 (ja) | 1990-04-04 |
Family
ID=15593511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55154861A Granted JPS5778181A (en) | 1980-11-04 | 1980-11-04 | Semiconductor variable capacity element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5778181A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125987A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | 半導体可変容量素子 |
| US5248891A (en) * | 1988-03-25 | 1993-09-28 | Hiroshi Takato | High integration semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115185A (en) * | 1977-03-17 | 1978-10-07 | Sanyo Electric Co Ltd | Memory type variable capacitive device |
| JPS53135235A (en) * | 1977-04-30 | 1978-11-25 | Toshiba Corp | Nonvolatile memory array |
-
1980
- 1980-11-04 JP JP55154861A patent/JPS5778181A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5778181A (en) | 1982-05-15 |
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