JPH0352232B2 - - Google Patents
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- Publication number
- JPH0352232B2 JPH0352232B2 JP56052280A JP5228081A JPH0352232B2 JP H0352232 B2 JPH0352232 B2 JP H0352232B2 JP 56052280 A JP56052280 A JP 56052280A JP 5228081 A JP5228081 A JP 5228081A JP H0352232 B2 JPH0352232 B2 JP H0352232B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- floating electrode
- capacitance
- well
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/62—Capacitors having potential barriers
- H10D1/64—Variable-capacitance diodes, e.g. varactors
Landscapes
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は電子回路に用いられる半導体可変容量
素子の構造に関する。
素子の構造に関する。
従来、水晶発振器等に用いられる可変容量（ト
リマーコンデンサ）としてはセラミツクトリマー
コンデンサが知られていたが、半導体を用いた実
用的な可変容量素子はなかつた。本発明は、半導
体を用いた実用的な可変容量素子を実現するもの
である。第１図、第２図に本発明に関する半導体
可変容量素子の原理図を示す。
リマーコンデンサ）としてはセラミツクトリマー
コンデンサが知られていたが、半導体を用いた実
用的な可変容量素子はなかつた。本発明は、半導
体を用いた実用的な可変容量素子を実現するもの
である。第１図、第２図に本発明に関する半導体
可変容量素子の原理図を示す。
半導体基板上に絶縁膜で覆われ外部より絶縁さ
れた浮遊電極を有し、浮遊電極に電荷を蓄積する
ことによつて容量を可変する半導体可変容量素子
の原理図が、第１図ａとｂに示される。第１図ａ
はその平面図、第１図ｂはその断面図である。こ
の構造で、容量値の最大値を大きくし、容量可変
幅を広げるには、浮遊電極３と容量電極４間の容
量を大きくする。浮遊電極３と容量電極４間の絶
縁膜は、ポリシリコンで作られる浮遊電極３を熱
酸化して作られる。ところが、ポリシリコンを熱
酸化して得られる酸化膜は絶縁性が悪く、2000Å
以下の膜厚では充分な絶縁性は得られない。した
がつて、浮遊電極３と容量電極４との間の容量を
大きくするためには電極面積を大きくする。
れた浮遊電極を有し、浮遊電極に電荷を蓄積する
ことによつて容量を可変する半導体可変容量素子
の原理図が、第１図ａとｂに示される。第１図ａ
はその平面図、第１図ｂはその断面図である。こ
の構造で、容量値の最大値を大きくし、容量可変
幅を広げるには、浮遊電極３と容量電極４間の容
量を大きくする。浮遊電極３と容量電極４間の絶
縁膜は、ポリシリコンで作られる浮遊電極３を熱
酸化して作られる。ところが、ポリシリコンを熱
酸化して得られる酸化膜は絶縁性が悪く、2000Å
以下の膜厚では充分な絶縁性は得られない。した
がつて、浮遊電極３と容量電極４との間の容量を
大きくするためには電極面積を大きくする。
第１図に示される半導体可変容量素子より小型
の半導体可変容量素子の原理図が第２図ａ，ｂに
示される。
の半導体可変容量素子の原理図が第２図ａ，ｂに
示される。
この第２図ａ，ｂに示される構造では、ｎ型の
容量電極２６がｎ型の基板上のｐウエル内に設け
られたｎ型の拡散層として形成されている。浮遊
電極２３と容量電極２６との間の絶縁膜は基板シ
リコンを熱酸化して得られる。基板シリコンを熱
酸化して得られる絶縁膜は絶縁性にすぐれ、50Å
程度の薄い膜でも充分な絶縁性が得られる。した
がつて、浮遊電極２３と容量電極２６間の電極面
積が小さくても容量の最大値の大きな可変容量素
子が得られ、小型化が可能になつた。
容量電極２６がｎ型の基板上のｐウエル内に設け
られたｎ型の拡散層として形成されている。浮遊
電極２３と容量電極２６との間の絶縁膜は基板シ
リコンを熱酸化して得られる。基板シリコンを熱
酸化して得られる絶縁膜は絶縁性にすぐれ、50Å
程度の薄い膜でも充分な絶縁性が得られる。した
がつて、浮遊電極２３と容量電極２６間の電極面
積が小さくても容量の最大値の大きな可変容量素
子が得られ、小型化が可能になつた。
ところが、前記、第２図ａ，ｂに示した構造の
半導体可変容量素子にもまだ欠点がある。浮遊電
極２３の上の絶縁膜に、分極性を有する物質（そ
の大部分は水分であると考えられる）が吸着する
と、浮遊電極２３の電位が影響を受け、容量値が
経時変化を起こす。
半導体可変容量素子にもまだ欠点がある。浮遊電
極２３の上の絶縁膜に、分極性を有する物質（そ
の大部分は水分であると考えられる）が吸着する
と、浮遊電極２３の電位が影響を受け、容量値が
経時変化を起こす。
また、第２図ａ，ｂに示した半導体可変容量素
子の表面に、パツシベーシヨン膜として、PSG
膜をコーテイングした場合も、PSG膜が分極性
を有するため、容量値の経時変化を起こす。この
容量経時変化は、第２図に示した半導体可変容量
素子の非常に大きな欠点である。
子の表面に、パツシベーシヨン膜として、PSG
膜をコーテイングした場合も、PSG膜が分極性
を有するため、容量値の経時変化を起こす。この
容量経時変化は、第２図に示した半導体可変容量
素子の非常に大きな欠点である。
第３図は本発明の実施例を示す図である。第３
図ａはその平面図、第３図ｂはその断面図であ
る。ｎ型の半導体基板３１上に絶縁膜３２に覆わ
れ外部より絶縁された浮遊電極３３がある。浮遊
電極３３上に絶縁膜３２をはさんで第１の容量電
極３４がある。浮遊電極３３に下の半導体基板３
１の表面には、基板３１との分離のためのｐ型拡
散層３５があり、さらにｐ型拡散層３５内の基板
表面に第２の容量電極３６（ｎ型拡散層）があ
る。
図ａはその平面図、第３図ｂはその断面図であ
る。ｎ型の半導体基板３１上に絶縁膜３２に覆わ
れ外部より絶縁された浮遊電極３３がある。浮遊
電極３３上に絶縁膜３２をはさんで第１の容量電
極３４がある。浮遊電極３３に下の半導体基板３
１の表面には、基板３１との分離のためのｐ型拡
散層３５があり、さらにｐ型拡散層３５内の基板
表面に第２の容量電極３６（ｎ型拡散層）があ
る。
第１の容量電極３４と第２の容量電極３６は電
気的に接続されている。また、浮遊電極３３の下
の基板表面には絶縁分離のためのｐ型拡散層３７
があり、さらにｐ型拡散層３７内に浮遊電極３３
に電荷をやりとりする容量可変電極３８（ｎ型拡
散層）がある。
気的に接続されている。また、浮遊電極３３の下
の基板表面には絶縁分離のためのｐ型拡散層３７
があり、さらにｐ型拡散層３７内に浮遊電極３３
に電荷をやりとりする容量可変電極３８（ｎ型拡
散層）がある。
第２の容量電極３６と浮遊電極３３との間の絶
縁膜は、基板シリコンを熱酸化して得られる。基
板シリコンを熱酸化して得られる絶縁膜は絶縁性
にすぐれ、50Å程度の薄い膜厚でも充分の絶縁性
が得られる。したがつて、第２の容量電極３６と
浮遊電極３３との間の電極面積が小さくても容量
の最大値の大きな可変容量素子が得られる。さら
に、第１の容量電極３４と浮遊電極３３との間の
容量が加わるため、第２図に示した半導体可変容
量素子より、さらに小型で、容量最大値の大きな
半導体可変容量素子となる。
縁膜は、基板シリコンを熱酸化して得られる。基
板シリコンを熱酸化して得られる絶縁膜は絶縁性
にすぐれ、50Å程度の薄い膜厚でも充分の絶縁性
が得られる。したがつて、第２の容量電極３６と
浮遊電極３３との間の電極面積が小さくても容量
の最大値の大きな可変容量素子が得られる。さら
に、第１の容量電極３４と浮遊電極３３との間の
容量が加わるため、第２図に示した半導体可変容
量素子より、さらに小型で、容量最大値の大きな
半導体可変容量素子となる。
第１の容量電極３４と浮遊電極３３との間の絶
縁膜は、ポリシリコンで作られた浮遊電極３３を
熱酸化して得られるため、絶縁性が悪く、2000Å
以上の膜厚でなければ充分な絶縁性は得られず、
面積も小さいため容量としては小さい。しかし、
第２図に示した構造に比べて、数割、小型にでき
る。
縁膜は、ポリシリコンで作られた浮遊電極３３を
熱酸化して得られるため、絶縁性が悪く、2000Å
以上の膜厚でなければ充分な絶縁性は得られず、
面積も小さいため容量としては小さい。しかし、
第２図に示した構造に比べて、数割、小型にでき
る。
また、第１の容量電極３４は、浮遊電極３３を
覆つているため、半導体可変容量素子の表面に付
着した分極物質の水分やPSGによつて、浮遊電
極３３の電位の変動を防ぐシールド板の役目をは
たし、分極物質の付着による容量の経時変化はま
つたくみられなくなる。この効果は、非常に顕著
である。
覆つているため、半導体可変容量素子の表面に付
着した分極物質の水分やPSGによつて、浮遊電
極３３の電位の変動を防ぐシールド板の役目をは
たし、分極物質の付着による容量の経時変化はま
つたくみられなくなる。この効果は、非常に顕著
である。
第４図は、本発明の他の実施例を示む図であ
る。第４図ａはその平面図、第４図ｂはその断面
図である。ｎ型の半導体基板４１上に絶縁膜４２
に覆われ外部より絶縁された浮遊電極４３があ
る。半導体基板４１の表面には浮遊電極４３に蓄
積した電荷によつて表面の状態が蓄積または空
乏、反転するｐ型拡散層のｐウエル４９が形成さ
れている。浮遊電極４３の上に絶縁膜４２をはさ
んで第１の容量電極４４がある。浮遊電極４３の
下の半導体基板４１の表面には第２の容量電極４
６（ｐ型拡散層）がある。第２の容量電極４６の
不純物濃度を充分濃くすれば、第２の容量電極４
６の基板表面領域を浮遊電極４３の帯電によつて
空乏もしくは反転しないようにすることもでき
る。
る。第４図ａはその平面図、第４図ｂはその断面
図である。ｎ型の半導体基板４１上に絶縁膜４２
に覆われ外部より絶縁された浮遊電極４３があ
る。半導体基板４１の表面には浮遊電極４３に蓄
積した電荷によつて表面の状態が蓄積または空
乏、反転するｐ型拡散層のｐウエル４９が形成さ
れている。浮遊電極４３の上に絶縁膜４２をはさ
んで第１の容量電極４４がある。浮遊電極４３の
下の半導体基板４１の表面には第２の容量電極４
６（ｐ型拡散層）がある。第２の容量電極４６の
不純物濃度を充分濃くすれば、第２の容量電極４
６の基板表面領域を浮遊電極４３の帯電によつて
空乏もしくは反転しないようにすることもでき
る。
第１の容量電極４４と第２の容量電極４６は電
気的に接続されている。また、浮遊電極４３の下
の半導体基板４１の表面には浮遊電極４３に電荷
をやりとりする容量可変電極４８（ｎ型拡散層）
がある。さらに、容量可変電極４８を半導体基板
４１から電気的に分離するためのｐ型拡散層４７
がある。
気的に接続されている。また、浮遊電極４３の下
の半導体基板４１の表面には浮遊電極４３に電荷
をやりとりする容量可変電極４８（ｎ型拡散層）
がある。さらに、容量可変電極４８を半導体基板
４１から電気的に分離するためのｐ型拡散層４７
がある。
第４図に示した実施例も第３図に示した実施例
と同じく、第１の容量電極４４が浮遊電極４３を
シールドし、分極性物質の付着による容量の経時
変化を防ぎ、第２の容量電極４６を半導体基板４
１の表面に拡散層として形成したため、浮遊電極
４３との間の絶縁膜は50Å程度の薄い膜厚でも充
分な絶縁性が得られる。したがつて小型で、か
つ、容量安定性にすぐれた半導体可変容量素子が
できる。
と同じく、第１の容量電極４４が浮遊電極４３を
シールドし、分極性物質の付着による容量の経時
変化を防ぎ、第２の容量電極４６を半導体基板４
１の表面に拡散層として形成したため、浮遊電極
４３との間の絶縁膜は50Å程度の薄い膜厚でも充
分な絶縁性が得られる。したがつて小型で、か
つ、容量安定性にすぐれた半導体可変容量素子が
できる。
なお、第４図に示した実施例では、利用する容
量は容量電極（第１の容量電極４４と第２の容量
電極４６を合わせたもの）とｐウエル４９間の容
量である。
量は容量電極（第１の容量電極４４と第２の容量
電極４６を合わせたもの）とｐウエル４９間の容
量である。
また、第３図に示した実施例、第４図に示した
実施例の双方とも、ｐ型をｎ型、ｎ型をｐ型にお
きかえても同等であることは自明である。
実施例の双方とも、ｐ型をｎ型、ｎ型をｐ型にお
きかえても同等であることは自明である。
以上の説明で明らかなように、本発明によれ
ば、小型で、かつ、容量可変幅が大きく、容量の
経時変化のない半導体可変容量素子が実現でき
る。
ば、小型で、かつ、容量可変幅が大きく、容量の
経時変化のない半導体可変容量素子が実現でき
る。
第１図ａは本発明に関する半導体可変容量素子
の第１原理図の平面図であり、第１図ｂはその断
面図である。第２図ａは本発明に関する半導体可
変容量素子の第２原理図の平面図であり、第２図
ｂはその断面図である。第３図ａは本発明の一実
施例の平面図であり、第３図ｂはその断面図であ
る。第４図ａは本発明の他の実施例の平面図であ
り、第４図ｂはその断面図である。 １……半導体基板、２……絶縁酸化膜、３……
浮遊電極、４……容量電極、２１……半導体基
板、２２……絶縁酸化膜、２３……浮遊電極、２
６……容量電極、３１……半導体基板、３２……
絶縁酸化膜、３３……浮遊電極、３４……第１容
量電極、３６……第２容量電極、４９……ｐウエ
ル。
の第１原理図の平面図であり、第１図ｂはその断
面図である。第２図ａは本発明に関する半導体可
変容量素子の第２原理図の平面図であり、第２図
ｂはその断面図である。第３図ａは本発明の一実
施例の平面図であり、第３図ｂはその断面図であ
る。第４図ａは本発明の他の実施例の平面図であ
り、第４図ｂはその断面図である。 １……半導体基板、２……絶縁酸化膜、３……
浮遊電極、４……容量電極、２１……半導体基
板、２２……絶縁酸化膜、２３……浮遊電極、２
６……容量電極、３１……半導体基板、３２……
絶縁酸化膜、３３……浮遊電極、３４……第１容
量電極、３６……第２容量電極、４９……ｐウエ
ル。
Claims (1)
- １ 絶縁膜で囲まれた浮遊電極と、前記浮遊電極
下の第１導電型の半導体基板の表面部分に第２導
電型の第１のウエルを形成すると共に前記第１の
ウエル内の表面部分に前記浮遊電極と容量結合を
なす前記第１導電型の第１の拡散領域と、前記絶
縁膜の一部を介して前記浮遊電極上に延在して設
けられて前記第１の拡散領域に接続される容量電
極と、前記浮遊電極下の前記半導体基板の前記第
１のウエル外の表面部分に前記第２導電型の第２
のウエルを形成すると共に前記第２のウエル内の
表面部分に前記第１導電型の第２の拡散領域を形
成して成る容量可変電極とから成り、前記容量可
変電極に正負の容量可変電圧を印加することによ
り、前記浮遊電極に電荷を注入するまたは引き出
して浮遊電極下の前記半導体基板の前記第１およ
び第２のウエル外の表面部分に形成される空乏層
の容量を増減させて、前記容量電極と前記空乏層
が形成される領域との間から正負にアナログ的に
変化する種々の容量値を得る半導体可変容量素
子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052280A JPS57166080A (en) | 1981-04-07 | 1981-04-07 | Semiconductor variable capacity element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56052280A JPS57166080A (en) | 1981-04-07 | 1981-04-07 | Semiconductor variable capacity element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57166080A JPS57166080A (en) | 1982-10-13 |
| JPH0352232B2 true JPH0352232B2 (ja) | 1991-08-09 |
Family
ID=12910376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56052280A Granted JPS57166080A (en) | 1981-04-07 | 1981-04-07 | Semiconductor variable capacity element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57166080A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59105378A (ja) * | 1982-12-09 | 1984-06-18 | Seiko Instr & Electronics Ltd | 半導体可変容量素子 |
| JPS60147169A (ja) * | 1984-01-10 | 1985-08-03 | Seiko Instr & Electronics Ltd | 半導体可変容量素子 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115185A (en) * | 1977-03-17 | 1978-10-07 | Sanyo Electric Co Ltd | Memory type variable capacitive device |
| JPS53135235A (en) * | 1977-04-30 | 1978-11-25 | Toshiba Corp | Nonvolatile memory array |
-
1981
- 1981-04-07 JP JP56052280A patent/JPS57166080A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57166080A (en) | 1982-10-13 |
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