JPH02137232A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体集積回路に関し、特に駆動トランジスタ
を内在した半導体集積回路に関するものである。

く口）従来の技術 最近、周波数や信号レベルが異なり、相互に信号干渉を
生じやすい複数のブロックが同一半導体基板に集積され
た半導体集積回路が開発されて来ている。

これは最近の動向として、多機能化のＩＣをユーザーが
要求しているためである。その結果、本来相互干渉を生
じやすい回路は、別々のＩＣで形成するのが今までの方
法であったが、この相互干渉の生じやすい回路を１チツ
プ化することで、更に多機能ＩＣを追求する必要が半導
体メーカーにとって必要となった。

この−例としては特開昭５９−８４５４２号公報や特願
昭６３−１５３１２２号等がある。これらはブロック間
の相互干渉を防止するものである。

一方、第５図の如く、駆動トランジスタ（１０１）がこ
の近傍に形成されたブロックに何らかの影響を与える場
合がある。

第５図に於いて、半導体チップ（１０２）の周辺に設け
られた第１のパッド（１０３）と第２のパッド（１０４
）がある。

第１のパッド（１０３）は第１の配線（１０５）を介し
て、ＮＰＮ型の前記駆動トランジスタ（１０１）のコレ
クタ領域と接続され、また第１のパッド（１０３）はこ
のパッドと接続されたリードを介してランプやＬＥＤ等
の外付部品に接続されている。

また駆動トランジスタ（１０１）のエミッタ領域は、第
２の配線（１０６）を介して、グランドパッドとなる第
２のパッド（１０４）に接続されている。この第２のパ
ッド（１０４）は、第３の配線（１０７）を介して、半
導体チップ（１０２）に設けられた一点鎖線で示す第１
のブロック（１０８）のグランドライン（１０９）に接
続され、このグランドライン（１０９）はこの第１のブ
ロック（１０８）内に形成された破線で示す分離領域（
１１０）と電気的に接続している。

前記駆動トランジスタ（１０１）は、−点鎖線で示す第
２のブロック（１１１）よりトリガーされて、動作状態
となり、前記外付部品を駆動することができる。

ここで第５図で示す黒丸は、電気的に接続された接続部
を示し、実線＜１１２）は、駆動トランジスタ（１０１
）と第１のブロック（１０ｇ）の下層に設けられた分離
領域（１１０）が、サブストレートを介して接続されて
いることを示す。

（ハ）発明が解決しようとした課題 前述の構造に於いて、トリガーが入った瞬間に犬を流が
流れると、第２の配線（１０６）の抵抗成分および駆動
トランジスタの飽和によって電圧が上昇し、この電圧上
昇によって、前記駆動トランジスタ（１０１）のコレク
ターエミッタ間電圧は小さくなる。

従ってエミッタへ流れる電流は、少なくなる。

そのために流しきれなかった電流は、破線で示した分離
領域（１１０）やサブストレートを介して第１のブロッ
ク（１０ｇ）等へ浸入し、このブロックの動作に影響を
与える問題があった。

（ニ）課題を解決するための手段 本発明は前述の課題に鑑みてなされ、駆動トランジスタ
（２）の周囲に設けられた分離領域（７）に、この駆動
トランジスタフ２）の出力を電気的に接続することで解
決するものである。

くホ）イ乍　　用 第１のブロック（３）へ流れ出す電流は、駆動トランジ
スタ（２）の周囲に設けられた分離領域（７）を水平に
横切るか、分離領域（７）と１気的に接続されたサブス
トレートに流れるため、駆動トランジスタ（２）のエミ
ッタ電極（３５）、第２の配線（１１）がこの分離領域
（７）と接続されることで、前記リーク電流を吸い取る
ことができる。

（へ〉実施例 以下に本発明の実施例を図面を参照して説明する。

第６図は本発明の半導体集積回路の概略的な平面図を示
すものである。

先ず半導体集積回路（１）には、半導体素子、例えばト
ランジスタ、ダイオード、コンデンサおよび抵抗等が通
常の製造方法によって集積されている。その結果この半
導体集積回路（１〉には複数のブロックが形成されてい
る。

次に前記ブロックの中、あるいはブロック領域外に形成
きれる駆動トランジスタ（２）がある。

この駆動トランジスタ＜２）の周辺には、−点鎖線で示
した第１のブロック（３）および第２のブロック（４）
がある。

ここで第１のブロック（３）は、本発明に於いて問題と
なるリーク電流の浸入するブロックである。第２のブロ
ック＜４）は、前記駆動トランジスタ（２）を駆動する
信号が作られるブロックである。ただしこれらのブロッ
ク以外からこの信号が作られても良い。またブロック（
５〉で示したように、第１のブロック（３）および第２
のブロック（４）以外にも多数のブロックが形成されて
い墨。

続いて、半導体集積回路（１）には、分離を目的とし、
サブストレートと同導電型であるＰ型の分離領域がある
。

ここでは、説明の都合上、第１のブロック（３）内に形
成きれる鎖線で示した分離領域（６）を第１の分離領域
とし、前記駆動トランジスタ（２）に隣接して形成きれ
る鎖線で示した分離領域（７）を第２の分離領域とした
。

続いて、第１のブロック〈３）には、このブロック回路
のグランドライン（８）が設けてあり、黒丸で示したコ
ンタクトで前記第１の分離領域（６）とオーミックコン
タクトしている。もちろん各ブロックには、電源ライン
もグランドラインも延在辿れているが、図面では省略す
る。

更に前記駆動トランジスタ（２）の入力（Ｊｌｌ　（コ
レクタ）には、第１の配線（９）を介して半導体チップ
（１）の周辺に設けられた第１のパッド（１０）があり
、前記駆動トランジスタ（２）の出力側（エミッタ）に
は、第２の配線（１１）を介して半導体チップ（１）の
周辺に設けられたゲランドパ・メトとなる第２のパッド
（１２）がある。

最後に、前記第２のパッド（１２）と前記グランドライ
ン（８）とを接続する第３の配線（１３）が設けられて
いる。

ここで前記第２の配線（１１）に示されている黒丸（１
４）は、駆動トランジスタ（２）のエミッタ電極とオー
ミックコンタクトしていることを示している。また実線
（１５）は、第１の分離領域（６）と第２の分離領域（
７）が、サブストレートを介して接続されている事を示
す。

本発明の特徴となる点は、前記駆動トランジスタ（２）
のエミッタ電極あるいは前記第２の配線（１１）が前記
第２の分離領域（７）と電気的に接続されている点にあ
る。ここでは黒丸（１６〉でこのことを示している。

ここで第１のパッド（１０）と電気的に接続されたフー
ドを介して、外付の電流供給手段（外付部品）によって
、この第１のパッド（１０）に大電流が流れたと仮定す
る。

すると第２の配線（１１）の抵抗成分および駆動トラン
ジスタの飽和によって駆動トランジスタ（２）の駆動能
力は低下し、前記大電流の内、流しきれなくなった電流
は、第２の分離領域（７）へ水平方向に浸入するか、ま
たはサブストレートへ流れ、第１のブロック（３）へ浸
入しようとした。

この時前記第２の配線（１１）は、前記第２の分離領域
〈７）と電気的に接続されているため、前記駆動トラン
ジスタ（２）より前記第１のブロック（３〉へ流れ込む
電流における分離領域およびサブストレートの抵抗分よ
りは、第２の配線（１１）の抵抗分の方が小さくなるの
で、前記第２の分離領域〈７）へ水平方向に流れ込む電
流およびサブストレートへ流れ込む電流は、前記第２の
配線（１１）へ流れる。従って第１のブロック（３）に
は電流が流れ込まなくなる。

次に第１図乃至第４図を参照しながら本発明の特徴とな
る駆動トランジスタ（２）と分離領域（７）について具
体的に説明をする。

第１図はこの平面図であり、第２図は第１図のＡ−Ａ’
線における断面図である。

先ずＰ型の半導体基板り２１）上には、Ｎ型のエピタキ
シャル層（２２）が積層されており、このエピタキシャ
ル層（２２）と前記半導体基板（２１）との間には、Ｎ
＋型の埋込み層（２３）が多数説けである。

この埋込み層（２３）の周囲には、前記エピタキシャル
層（２２）表面より前記半導体基板（２１）に到達する
Ｐ型の分離領域（２４）が形成されている。

従ってこの分離領域り２４）によって囲まれたアイラン
ドが多数形成され、この中に、前述した半導体集積回路
（１）のブロックが集積化される。

この内の１つのアイランドが第１図の実線で示すり２５
）である、このアイランド（２５）の周囲には、分離領
域（２４）によって囲まれたダミーアイランド（２６）
が形成されている。

次に、前記アイランド（２５〉の中には、Ｐ型のベース
領域（２７）およびＮ型のエミッタ領域（２８）が通常
の拡散法で形成され、コレクタとなるエピタキシヤル層
（２２）には、Ｎ＋型のコレクタコンタクト領域（２９
）が形成される。

続いて、前記半導体基板表面には、例えばシリコン酸化
膜の如き第１層目の絶縁膜（３０）が形成され、この絶
縁膜り３０）上には、−点鎖線で示す第１層目の電極が
形成されている。

コレクタ電極（３１）は、Ｘ印で示すコレクタコンタク
ト（３２）を介してコレクタ領域（２９）とコンタクト
され、右へ延在されており、第６図の如く第１のパッド
（１０）と接続されている。ベース電極り３３）は、Ｘ
印で示すベースコンタクト（３４〉を介してベース領域
（２７）とコンタクトされており、上方へ延在され、第
６図の如く第２のブロック（４）へ伸びている。エミッ
タ電極（３５）　、　（３６）は、前記ベース電極（３
３）と前記コレクタ電極（３１）とのショートを防止す
るために２つに分割されている。左側の電極（３５）は
、Ｘ印で示したエミッタコンタクト（３７）を介してエ
ミッタ領域＜２８）とコンタクトし、また分離領域〈２
４）にもコンタクトしている。そして左側に延在されて
、第６図の第２のパッド（１２）と接続されている。右
上に設けられた電極（３６）は、単に分離領域（２４）
とコンタクトしている。

更に半導体基板表面に第２の絶縁膜＜３８）が形成され
、この第２の絶縁膜（３８）上に、更に第２層目のエミ
ッタ電極（３９〉が形成されている。

この第２のエミッタ電極（３９）は、２分割された第１
層目のエミッタ電極（３５）　、　（３６）をコンタク
トし、左上の電極（３６）の電流吸い取りを可能とした
ものである。

最後に、樹脂等のジャケットコートが施され、パッシベ
ートされている。

次に第３図および第４図を用いて説明する。第３図は駆
動トランジスタ＜２）の平面図であり、第４図は第３図
のＢ−Ｂ’線における断面図である。

本実施例では、半導体チップ（１）周辺に設けられた第
１のパッド（１０）と第２のパッド（１２）を近接させ
、このパッド（１０）　、　（１２）間に駆動トランジ
スタ（２）が設けである。

基本的には第１図および第２図と同じであるので、ここ
では異なる部分だけ述べておく。

第４図からも解る通り、分離領域（５１）が、第２のパ
ッド（１２）の下に設けられ、実質的に第２のパッド（
１２）の全領域に設けられ、この領域だけで、第１層目
のエミッタ電極（５２）とコンタクトしている。更に第
２層目に形成されている電極（１２〉は、第１図におけ
る第２層目のエミッタ電極り３９）と第２のパッド（１
２）の２つの役割をするものである。一方、第１層目の
コレクタ電極（５３）は、前記第１のパッド（１０）下
まで延在され、このパッド（１０）とオーミックコンタ
クトしている。

従って、第６図における第１の配線（９）および第２の
配線（１１）を無くすことができる。特に第２の配線（
１１）を無くすことで、この配線（１１）の抵抗分を無
くすことができるので、エミッタＩＥＥＥの上昇も防止
でき、しかも駆動トランジスタの飽和によるリークを流
が生じた場合でもこの電流を最短で吸い取ることができ
る。

＜ト）発明の効果 以上の説明からも明らかな如く、駆動トランジスタ（２
）の周囲に設けられた分離領域（２４）とこの駆動トラ
ンジスタ（２）のエミッタ電極（３５）をオーミックコ
ンタクトすることで、この駆動トランジスタ（２）から
のリーク電流を吸収でき、この駆動トランジスタ（２）
の近傍に設けられたブロックの干渉を防止できる。

また駆動トランジスタ（２）の周囲に、ダミーアイラン
ド（２２）を設けることで、このダミーアイランドの抵
抗成分によって、水平方向へ流れるリーク電流を抑制で
きる。従って更にブロック干渉を防止できる。

更に、第３図の如くこの駆動トランジスタ（２）を第１
のパッド（１０）と第２のパッド（１２〉との間に設け
ることで、分離領域（５１）を介しての電流吸い取り能
力を更に向上できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の中の駆動トランジス
タを示す平面図、第２図は第１図のＡ　−Ａ′線におけ
る断面図、第３図は本発明の他の実施例である半導体集
積回路の中の駆動トランジスタを示す平面図、第４図は
第３図のＢ−Ｂ’線における断面図、第５図は従来の半
導体集積回路の概略平面図、第６図は本発明の半導体集
積回路の概略平面図である。 第１図

Claims (3)

【特許請求の範囲】
1. （１）周波数または信号レベルを異にする複数のブロッ
   クと、 この複数のブロックの内、少なくとも１つのブロックま
   たは前記ブロック以外の領域から信号が入力されて駆動
   する駆動トランジスタと、 この駆動トランジスタの入力側に接続された第１のパッ
   ドと、 前記駆動トランジスタの出力側に接続された第２のパッ
   ドと、 この第２のパッドに接続した前記複数のブロックの中の
   少なくとも１つのブロックのグランドラインと、 このグランドラインと電気的に接続された第１の分離領
   域と、 前記駆動トランジスタの出力と電気的に接続された駆動
   トランジスタの周囲に設けられた第２の分離領域とを備
   えたことを特徴とした半導体集積回路。
2. （２）前記第２の分離領域に隣接したダミーアイランド
   により、前記駆動トランジスタを囲むことを特徴とした
   請求項第１項記載の半導体集積回路。
3. （３）前記第２の分離領域の一部を前記第２のパッドの
   下層またはその近傍に設けたことを特徴とした請求項第
   １項記載の半導体集積回路。