JPH088261B2

JPH088261B2 - 半導体集積回路

Info

Publication number: JPH088261B2
Application number: JP63291451A
Authority: JP
Inventors: 和男冨塚
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1988-11-17
Filing date: 1988-11-17
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPH02137232A

Description

【発明の詳細な説明】（イ）産業上の利用分野本発明は半導体集積回路に関し、特に駆動トランジス
タを内在した半導体集積回路に関するものである。

（ロ）従来の技術最近、周波数や信号レベルが異なり、相互に信号干渉
を生じやすい複数のブロックが同一半導体基板に集積さ
れた半導体集積回路が開発されて来ている。

これは最近の動向として、多機能化のICをユーザーが
要求しているためである。その結果、本来相互干渉を生
じやすい回路は、別々のICで形成するのが今までの方法
であったが、この相互干渉の生じやすい回路を１チップ
化することで、更に多機能ICを追求する必要が半導体メ
ーカーにとって必要となった。

この一例としては特開昭59−84542号公報や特願昭63
−153122号等がある。これらはブロック間の相互干渉を
防止するものである。

一方、第５図の如く、駆動トランジスタ（101）がこ
の近傍に形成されたブロックに何らかの影響を与える場
合がある。

第５図に於いて、半導体チップ（102）の周辺に設け
られた第１のパッド（103）と第２のパッド（104）があ
る。

第１のパッド（103）は第１の配線（105）を介して、
NPN型の前記駆動トランジスタ（101）のコレクタ領域と
接続され、また第１のパッド（103）はこのパッドと接
続されたリードを介してランプやLED等の外付部品に接
続されている。

また駆動トランジスタ（101）のエミッタ領域は、第
２の配線（106）を介して、グランドパッドとなる第２
のパッド（104）に接続されている。この第２のパッド
（104）は、第３の配線（107）を介して、半導体チップ
（102）に設けられた一点鎖線で示す第１のブロック（1
08）のグランドライン（109）に接続され、このグラン
ドライン（109）はこの第１のブロック（108）内に形成
された破線で示す分離領域（110）と電気的に接続して
いる。

前記駆動トランジスタ（101）は、一点鎖線で示す第
２のブロック（111）よりトリガーされて、動作状態と
なり、前記外付部品を駆動することができる。

ここで第５図に示す黒丸は、電気的に接続された接続
部を示し、実線（112）は、駆動トランジスタ（101）と
第１のブロック（108）の下層に設けられた分離領域（1
10）が、サブストレートを介して接続されていることを
示す。

（ハ）発明が解決しようとする課題前述の構造に於いて、トリガーが入った瞬間に大電流
が流れると、第２の配線（106）の抵抗成分および駆動
トランジスタの飽和によって電圧が上昇し、この電圧上
昇によって、前記駆動トランジスタ（101）のコレクタ
−エミッタ間電圧は小さくなる。

従ってエミッタへ流れる電流は、少なくなる。そのた
めに流しきれなかった電流は、破線で示した分離領域
（110）やサブストレートを介して第１のブロック（10
8）等へ浸入し、このブロックの動作に影響を与える問
題があった。

（ニ）課題を解決するための手段本発明は前述の課題に鑑みてなされ、駆動トランジス
タ（２）の周囲に設けられた分離領域（７）に、この駆
動トランジスタ（２）の出力を電気的に接続することで
解決するものである。

（ホ）作用第１のブロック（３）へ流れ出す電流は、駆動トラン
ジスタ（２）の周囲に設けられた分離領域（７）を水平
に横切るか、分離領域（７）と電気的に接続されたサブ
ストレートに流れるため、駆動トランジスタ（２）のエ
ミッタ電極（35）、第２の配線（11）がこの分離領域
（７）と接続されることで、前記リーク電流を吸い取る
ことができる。

（ヘ）実施例以下に本発明の実施例を図面を参照して説明する。

第６図は本発明の半導体集積回路の概略的な平面図を
示すものである。

先ず半導体集積回路（１）には、半導体素子、例えば
トランジスタ、ダイオード、コンデンサおよび抵抗等が
通常の製造方法によって集積されている。その結果この
半導体集積回路（１）には複数のブロックが形成されて
いる。

次に前記ブロックの中、あるいはブロック領域外に形
成される駆動トランジスタ（２）がある。

この駆動トランジスタ（２）の周辺には、一点鎖線で
示した第１のブロック（３）および第２のブロック
（４）がある。

ここで第１のブロック（３）は、本発明に於いて問題
となるリーク電流の浸入するブロックである。第２のブ
ロック（４）は、前記駆動トランジスタ（２）を駆動す
る信号が作られるブロックである。ただしこれらのブロ
ック以外からこの信号が作られても良い。またブロック
（５）で示したように、第１のブロック（３）および第
２のブロック（４）以外にも多数のブロックが形成され
ている。

続いて、半導体集積回路（１）には、分離を目的と
し、サブストレートと同導電型であるＰ型の分離領域が
ある。

ここでは、説明の都合上、第１のブロック（３）内に
形成される鎖線で示した分離領域（６）を第１の分離領
域とし、前記駆動トランジスタ（２）に隣接して形成さ
れる鎖線で示した分離領域（７）を第２の分離領域とす
る。

続いて、第１のブロック（３）には、このブロック回
路のグランドライン（８）が設けてあり、黒丸で示した
コンタクトで前記第１の分離領域（６）とオーミックコ
ンタクトしている。もちろん各ブロックには、電源ライ
ンもグランドラインも延在されているが、図面では省略
する。

更に前記駆動トランジスタ（２）の入力側（コレク
タ）には、第１の配線（９）を介して半導体チップ
（１）の周辺に設けられた第１のパッド（10）があり、
前記駆動トランジスタ（２）の出力側（エミッタ）に
は、第２の配線（11）を介して半導体チップ（１）の周
辺に設けられたグランドパッドとなる第２のパッド（1
2）がある。

最後に、前記第２のパッド（12）と前記グランドライ
ン（８）とを接続する第３の配線（13）が設けられてい
る。

ここで前記第２の配線（11）に示されている黒丸（1
4）は、駆動トランジスタ（２）のエミッタ電極とオー
ミックコンタクトしていることを示している。また実線
（15）は、第１の分離領域（６）と第２の分離領域
（７）が、サブストレートを介して接続されている事を
示す。

本発明の特徴となる点は、前記駆動トランジスタ
（２）のエミッタ電極あるいは前記第２の配線（11）が
前記第２の分離領域（７）と電気的に接続されている点
にある。ここでは黒丸（16）でこのことを示している。

ここで第１のパッド（10）と電気的に接続されたリー
ドを介して、外付の電流供給手段（外付部品）によっ
て、この第１のパッド（10）に大電流が流れたと仮定す
る。

すると第２の配線（11）の抵抗成分および駆動トラン
ジスタの飽和によって駆動トランジスタ（２）の駆動能
力は低下し、前記大電流の内、流しきれなくなった電流
は、第２の分離領域（７）へ水平方向に浸入するか、ま
たはサブストレートへ流れ、第１のブロック（３）へ浸
入しようとする。

この時前記第２の配線（11）は、前記第２の分離領域
（７）と電気的に接続されているため、前記駆動トラン
ジスタ（２）より前記第１のブロック（３）へ流れ込む
電流における分離領域およびサブストレートの抵抗分よ
りは、第２の配線（11）の抵抗分の方が小さくなるの
で、前記第２の分離領域（７）へ水平方向に流れ込む電
流およびサブストレートへ流れ込む電流は、前記第２の
配線（11）へ流れる。従って第１のブロック（３）には
電流が流れ込まなくなる。

次に第１図乃至第４図を参照しながら本発明の特徴と
なる駆動トランジスタ（２）と分離領域（７）について
具体的に説明をする。

第１図はこの平面図であり、第２図は第１図のＡ−
Ａ′線における断面図である。

先ずＰ型の半導体基板（21）上には、Ｎ型のエピタキ
シャル層（22）が積層されており、このエピタキシャル
層（22）と前記半導体基板（21）との間には、N⁺型の埋
込み層（23）が多数設けてある。

この埋込み層（23）の周囲には、前記エピタキシャル
層（22）表面より前記半導体基板（21）に到達するＰ型
の分離領域（24）が形成されている。

従ってこの分離領域（24）によって囲まれたアイラン
ドが多数形成され、この中に、前述した半導体集積回路
（１）のブロックが集積化される。

この内の１つのアイランドが第１図の実線で示す（2
5）である。このアイランド（25）の周囲には、分離領
域（24）によって囲まれたダミーアイランド（26）が形
成されている。

次に、前記アイランド（25）の中には、Ｐ型のベース
領域（27）およびＮ型のエミッタ領域（28）が通常の拡
散法で形成され、コレクタとなるエピタキシャル層（2
2）には、N⁺型のコレクタコンタクト領域（29）が形成
される。

続いて、前記半導体基板表面には、例えばシリコン酸
化膜の如き第１層目の絶縁膜（30）が形成され、この絶
縁膜（30）上には、一点鎖線で示す第１層目の電極が形
成されている。

コレクタ電極（31）は、×印で示すコレクタコンタク
ト（32）を介してコレクタ領域（29）とコンタクトさ
れ、右へ延在されており、第６図の如く第１のパッド
（10）と接続されている。ベース電極（33）は、×印で
示すベースコンタクト（34）を介してベース領域（27）
とコンタクトされており、上方へ延在され、第６図の如
く第２のブロック（４）へ伸びている。エミッタ電極
（35），（36）は、前記ベース電極（33）と前記コレク
タ電極（31）とのショートを防止するために２つに分割
されている。左側の電極（35）は、×印で示したエミッ
タコンタクト（37）を介してエミッタ領域（28）とコン
タクトし、また分離領域（24）にもコンタクトしてい
る。そして左側に延在されて、第６図の第２のパッド
（12）と接続されている。右上に設けられた電極（36）
は、単に分離領域（24）とコンタクトしている。

更に半導体基板表面に第２の絶縁膜（38）が形成さ
れ、この第２の絶縁膜（38）上に、更に第２層目のエミ
ッタ電極（39）が形成されている。

この第２のエミッタ電極（39）は、２分割された第１
層目のエミッタ電極（35），（36）をコンタクトし、左
上の電極（36）の電流吸い取りを可能としたものであ
る。

最後に、樹脂等のジャケットコートが施され、パッシ
ベートされている。

次に第３図および第４図を用いて説明する。第３図は
駆動トランジスタ（２）の平面図であり、第４図は第３
図のＢ−Ｂ′線における断面図である。

本実施例では、半導体チップ（１）周辺に設けられた
第１のパッド（10）と第２のパッド（12）を近接させ、
このパッド（10），（12）間に駆動トランジスタ（２）
が設けてある。

基本的には第１図および第２図と同じであるので、こ
こでは異なる部分だけ述べておく。

第４図からも解る通り、分離領域（51）が、第２のパ
ッド（12）の下に設けられ、実質的に第２のパッド（1
2）の全領域に設けられ、この領域だけで、第１層目の
エミッタ電極（52）とコンタクトしている。更に第２層
目に形成されている電極（12）は、第１図における第２
層目のエミッタ電極（39）と第２のパッド（12）の２つ
の役割をするものである。一方、第１層目のコレクタ電
極（53）は、前記第１のパッド（10）下まで延在され、
このパッド（10）とオーミックコンタクトしている。

従って、第６図における第１の配線（９）および第２
の配線（11）を無くすことができる。特に第２の配線
（11）を無くすことで、この配線（11）の抵抗分を無く
すことができるので、エミッタ電圧の上昇も防止でき、
しかも駆動トランジスタの飽和によるリーク電流が生じ
た場合でもこの電流を最短で吸い取ることができる。

（ト）発明の効果以上の説明からも明らかな如く、駆動トランジスタ
（２）の周囲に設けられた分離領域（24）とこの駆動ト
ランジスタ（２）のエミッタ電極（35）をオーミックコ
ンタクトすることで、この駆動トランジスタ（２）から
のリーク電流を吸収でき、この駆動トランジスタ（２）
の近傍に設けられたブロックの干渉を防止できる。

また駆動トランジスタ（２）に周囲に、ダミーアイラ
ンド（22）を設けることで、このダミーアイランドの抵
抗成分によって、水平方向へ流れるリーク電流を抑制で
きる。従って更にブロック干渉を防止できる。

更に、第３図の如くこの駆動トランジスタ（２）を第
１のパッド（10）と第２のパッド（12）との間に設ける
ことで、分離領域（51）を介しての電流吸い取り能力を
更に向上できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の中の駆動トランジス
タを示す平面図、第２図は第１図のＡ−Ａ′線における
断面図、第３図は本発明の他の実施例である半導体集積
回路の中の駆動トランジスタを示す平面図、第４図は第
３図のＢ−Ｂ′線における断面図、第５図は従来の半導
体集積回路の概略平面図、第６図は本発明の半導体集積
回路の概略平面図である。

フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/06 29/73 Ｈ０１Ｌ 27/06 １０１Ｂ

Claims

【特許請求の範囲】

【請求項１】Ｐ型の分離領域で囲まれたNPN型の駆動ト
ランジスタと、前記駆動トランジスタのエミッタ領域と電気的に接続さ
れ、配線を介して接続されたGNDパッドと、この駆動トランジスタのコレクタ領域と電気的に接続さ
れたVCCパッドと、この駆動トランジスタの周辺に設けられたブロックとを
少なくとも備えた半導体集積回路であり、前記駆動トランジスタの分離領域と隣接して周囲を囲
み、更にこの分離領域の周囲をある距離隔てて別の分離
領域で囲むことでＮ型のダミーアイランドが設けられ、
これにより前記ブロックと前記駆動トランジスタとの間
には、前記分離領域および前記ダミーアイランドが配置
され、前記エミッタ電極が前記ブロックと前記駆動トラ
ンジスタとの間にある前記分離領域とコンタクトしたこ
とを特徴とする半導体集積回路。
【請求項２】Ｐ型の分離領域で囲まれたNPN型の駆動ト
ランジスタと、前記駆動トランジスタを囲んだ分離領域上に設けられた
GNDパッドと、駆動トランジスタのエミッタ領域と電気
的に接続され、前記GNDパッドと電気的に接続されその
下層に設けられたエミッタ電極と、この駆動トランジスタのコレクタ領域と電気的に接続さ
れたVCCパッドと、この駆動トランジスタの周辺に設けられたブロックとを
少なくとも備えた半導体集積回路であり、前記駆動トランジスタの分離領域と隣接して周囲を囲
み、更にこの分離領域の周囲をある距離隔てて別の分離
領域で囲むことでＮ型のダミーアイランドが設けられ、
前記エミッタ電極は下層に設けられた前記駆動トランジ
スタを囲む分離領域とコンタクトされることを特徴とす
る半導体集積回路。