JPH02137244A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02137244A JPH02137244A JP29129788A JP29129788A JPH02137244A JP H02137244 A JPH02137244 A JP H02137244A JP 29129788 A JP29129788 A JP 29129788A JP 29129788 A JP29129788 A JP 29129788A JP H02137244 A JPH02137244 A JP H02137244A
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Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に選択エピタ
キシャル層からなる素子形成領域を有する半導体装置の
製造方法に関する。
キシャル層からなる素子形成領域を有する半導体装置の
製造方法に関する。
従来の半導体装置の製造方法は、選択エピタキシャル（
Ｓｅｅ ｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｆｆ Ｇｒ
ｏｗｔｈ：以後ＳＥＧと記す）層の素子形成領域の表面
に０□あるいは１（２０を含む雰囲気中で熱処理し酸化
シリコン膜を形成していた。
Ｓｅｅ ｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｆｆ Ｇｒ
ｏｗｔｈ：以後ＳＥＧと記す）層の素子形成領域の表面
に０□あるいは１（２０を含む雰囲気中で熱処理し酸化
シリコン膜を形成していた。
第３図（ａ）〜（Ｃ）は従来の半導体装置の製造方法を
説明するための工程順に示した半導体チップの断面図で
ある。
説明するための工程順に示した半導体チップの断面図で
ある。
第３図（ａ）に示すように、シリコン基板１の上に９５
０°Ｃの高圧酸化法で１．０μｍの厚さの素子分離用の
酸化シリコン膜２を形成する。素子形成領域の酸化シリ
コン膜２を選択的にエツチングして除去し、開孔部を設
けてシリコン表面を露出させた後、酸化シリコン膜２の
上にはシリコン層が析出せず、露出しているシリコン基
板ｌの表面のみにシリコン層を析出させる選択エピタキ
シャル成長を行ないｐ型のＳＥＧ層３を形成する。
０°Ｃの高圧酸化法で１．０μｍの厚さの素子分離用の
酸化シリコン膜２を形成する。素子形成領域の酸化シリ
コン膜２を選択的にエツチングして除去し、開孔部を設
けてシリコン表面を露出させた後、酸化シリコン膜２の
上にはシリコン層が析出せず、露出しているシリコン基
板ｌの表面のみにシリコン層を析出させる選択エピタキ
シャル成長を行ないｐ型のＳＥＧ層３を形成する。
次に、第３図（ｂ）に示すように、９００℃のスチーム
酸化により、ＳＥＧ層３の表面に厚さ２５ｎｍのゲート
酸化膜６を形成する。
酸化により、ＳＥＧ層３の表面に厚さ２５ｎｍのゲート
酸化膜６を形成する。
次に、第３図（Ｃ）に示すように、通常のＭＯＳトラン
ジスタの製造方法により、ゲート電極７、ｎ型のソース
領域８及びドレイン領域９を形成し、全面にＣＶＤ法に
より酸化シリコン膜１０を形成してソース領域８及びド
レイン領域９のコンタクト用開孔部１１を選択的に設け
る。
ジスタの製造方法により、ゲート電極７、ｎ型のソース
領域８及びドレイン領域９を形成し、全面にＣＶＤ法に
より酸化シリコン膜１０を形成してソース領域８及びド
レイン領域９のコンタクト用開孔部１１を選択的に設け
る。
このようにして形成したＭＯＳ）−ランジスタの特性は
ソース・ドレイン間のリーク電流が多いという問題点が
ある。このリーク電流の原因は５ＥＧＪｊＪと素子分離
用酸化シリコン膜との界面を流れる電流であることがわ
かった。このリーク電流を減少させるためには、ゲート
酸化膜を形成する工程で界面のＳＥＧ層を酸化すれば良
い。これは、ゲート酸化膜を形成している間にＳＥＧと
分離酸化膜の界面におけるＳ、ＥＧが酸化され界面準位
が減少するためである。界面準位を減少させるためには
、ＳＥＧの膜厚が１．０μｍのとき少なくとも５０ｎｍ
以上の厚さのゲート酸化膜を形成するのに相当する酸化
処理が必要であるが、本来薄くなければならないゲート
酸化膜の形成とは互に反する。 ＼ 〔課題を解決するための手段〕 本発明の半導体装置の製造方法は、半導体基板上に絶縁
膜を形成し前記絶縁膜を選択的にエツチングして開孔部
を設ける工程と、前記開孔部の前記半導体基板上にエピ
タキシャル層を選択成長させる工程と、前記エピタキシ
ャル層を含む表面に耐酸化性膜を形成しこれを選択的に
エツチングして前記エピタキシャル層と前記絶縁膜との
界面の上端部近傍以外の前記エピタキシャル層の上に前
記耐酸化性膜を残す工程と、前記耐酸化性膜をマスクと
して酸化性雰囲気中で熱処理し、前記界面の前記エピタ
キシャル層を酸化する工程とを含んで構成される。
ソース・ドレイン間のリーク電流が多いという問題点が
ある。このリーク電流の原因は５ＥＧＪｊＪと素子分離
用酸化シリコン膜との界面を流れる電流であることがわ
かった。このリーク電流を減少させるためには、ゲート
酸化膜を形成する工程で界面のＳＥＧ層を酸化すれば良
い。これは、ゲート酸化膜を形成している間にＳＥＧと
分離酸化膜の界面におけるＳ、ＥＧが酸化され界面準位
が減少するためである。界面準位を減少させるためには
、ＳＥＧの膜厚が１．０μｍのとき少なくとも５０ｎｍ
以上の厚さのゲート酸化膜を形成するのに相当する酸化
処理が必要であるが、本来薄くなければならないゲート
酸化膜の形成とは互に反する。 ＼ 〔課題を解決するための手段〕 本発明の半導体装置の製造方法は、半導体基板上に絶縁
膜を形成し前記絶縁膜を選択的にエツチングして開孔部
を設ける工程と、前記開孔部の前記半導体基板上にエピ
タキシャル層を選択成長させる工程と、前記エピタキシ
ャル層を含む表面に耐酸化性膜を形成しこれを選択的に
エツチングして前記エピタキシャル層と前記絶縁膜との
界面の上端部近傍以外の前記エピタキシャル層の上に前
記耐酸化性膜を残す工程と、前記耐酸化性膜をマスクと
して酸化性雰囲気中で熱処理し、前記界面の前記エピタ
キシャル層を酸化する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示すように、シリコン基板１の上
に膜厚１μｍの素子分離用の酸化シリコン膜２を形成し
、酸化シリコン膜２を選択的にエツチングして素子形成
領域に開孔部を設け、シリコン基板１の表面を露出させ
る。次に、従来例と同様にして前記開孔部のシリコン基
板１の上にｐ型のＳＥＧ層３を成長させてＳＥＧ層３の
上面を酸化シリコン膜２の上面に一致させる。
に膜厚１μｍの素子分離用の酸化シリコン膜２を形成し
、酸化シリコン膜２を選択的にエツチングして素子形成
領域に開孔部を設け、シリコン基板１の表面を露出させ
る。次に、従来例と同様にして前記開孔部のシリコン基
板１の上にｐ型のＳＥＧ層３を成長させてＳＥＧ層３の
上面を酸化シリコン膜２の上面に一致させる。
次に、第１図（ｂ）に示すように、ＳＥＧ層３を含む表
面にＣＶ Ｄ （Ｃｈｅｍｉｃａｌ！Ｖａｐｏｕｒ Ｄ
ｅｐｏｓｉ−ｔｉｏｎ）法により、窒化シリコン膜４を
１μｍの厚さに堆積し、ホトリソグラフィ技術及びエツ
チング技術を用いて窒化シリコン膜４を選択的に除去し
、ＳＥＧ層３と酸化シリコン膜２の界面の上端部近傍以
外のＳＥＧ層３の表面にのみ窒化シリコン膜４を残して
他の部分の窒化シリコン膜４を除去する。次に、窒化シ
リコンＭ４をマスクとして１０００℃のＨ２０蒸気の雰
囲気中で酸化処理を行い露出された前記界面の上端部近
傍及び前記界面の５ＥＩＪ３の表面に酸化シリコン膜５
を形成する。
面にＣＶ Ｄ （Ｃｈｅｍｉｃａｌ！Ｖａｐｏｕｒ Ｄ
ｅｐｏｓｉ−ｔｉｏｎ）法により、窒化シリコン膜４を
１μｍの厚さに堆積し、ホトリソグラフィ技術及びエツ
チング技術を用いて窒化シリコン膜４を選択的に除去し
、ＳＥＧ層３と酸化シリコン膜２の界面の上端部近傍以
外のＳＥＧ層３の表面にのみ窒化シリコン膜４を残して
他の部分の窒化シリコン膜４を除去する。次に、窒化シ
リコンＭ４をマスクとして１０００℃のＨ２０蒸気の雰
囲気中で酸化処理を行い露出された前記界面の上端部近
傍及び前記界面の５ＥＩＪ３の表面に酸化シリコン膜５
を形成する。
次に、第１図（Ｃ）に示すように、窒化シリコン膜４を
除去し、ＳＥＧ層３の表面を清浄化処理した後９００℃
のＨ２０蒸気の雰囲気中で酸化処理して厚さ２５ｎｍの
ゲート酸化膜６を形成する。
除去し、ＳＥＧ層３の表面を清浄化処理した後９００℃
のＨ２０蒸気の雰囲気中で酸化処理して厚さ２５ｎｍの
ゲート酸化膜６を形成する。
次に、第１図（ｄ’）に示すように、ゲート酸化膜６の
上に選択的にゲート電極７を設け、ゲート電極７に整合
させたソース領域８及びドレイン領域９をＳＥＧ層３内
に設ける。次に、ゲート電極７を含む表面にＣＶＤ法に
より酸化シリコン膜１０を堆積し、ソース領域８及びド
レイン領域９のコンタクト用開孔部１１を選択的に設け
る。
上に選択的にゲート電極７を設け、ゲート電極７に整合
させたソース領域８及びドレイン領域９をＳＥＧ層３内
に設ける。次に、ゲート電極７を含む表面にＣＶＤ法に
より酸化シリコン膜１０を堆積し、ソース領域８及びド
レイン領域９のコンタクト用開孔部１１を選択的に設け
る。
このようにして構成したＭＯＳトランジスタは界面のＳ
ＥＧ層３の表面が十分酸化されて、界面準位が低くなっ
ているので、ソース・ドレイン間のリーク電流は通常の
Ｌ ＯＣＯＳ （ＬｏｃａｅＯｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｅ １ｃｏｎ）法を用いてつくったＭＯＳ）ラン
ジスタのリーク電源波に小さい。
ＥＧ層３の表面が十分酸化されて、界面準位が低くなっ
ているので、ソース・ドレイン間のリーク電流は通常の
Ｌ ＯＣＯＳ （ＬｏｃａｅＯｘｉｄａｔｉｏｎ ｏｆ
Ｓｉｅ １ｃｏｎ）法を用いてつくったＭＯＳ）ラン
ジスタのリーク電源波に小さい。
第２１３＜ａ）〜（ｄ）は本発明の第２の実施例を説明
するための工程順に示した半導体チップの断面図である
。
するための工程順に示した半導体チップの断面図である
。
第２図（ａ）に示すように、第１の実施例と同じ工程で
５ＥＧＮ３を形成する。
５ＥＧＮ３を形成する。
次に、第２図（ｂ）に示すように、９００℃のＨ２０蒸
気の雰囲気中で酸化処理を行いＳＥＧ層３の表面に２５
ｎｍの厚ざのゲート酸化膜６を形成する。
気の雰囲気中で酸化処理を行いＳＥＧ層３の表面に２５
ｎｍの厚ざのゲート酸化膜６を形成する。
次に、第２図（ｃ）に示すように、第１の実施例と同様
にしてＣＶＤ法により０．１μｍの厚さの窒化シリコン
膜４を堆積してこれを選択的にエツチングし、ＳＥＧ層
３の上にのみ窒化シリコン膜４を残し、且つ、ＳＥＧ層
３と酸化シリコン膜２と界面の上端部近傍を露出させる
。次に、１０００℃のＨ２０蒸気により前記界面の５Ｅ
０７１１３の表面を酸化して酸化シリコン膜５を形成す
る。
にしてＣＶＤ法により０．１μｍの厚さの窒化シリコン
膜４を堆積してこれを選択的にエツチングし、ＳＥＧ層
３の上にのみ窒化シリコン膜４を残し、且つ、ＳＥＧ層
３と酸化シリコン膜２と界面の上端部近傍を露出させる
。次に、１０００℃のＨ２０蒸気により前記界面の５Ｅ
０７１１３の表面を酸化して酸化シリコン膜５を形成す
る。
次に、第２図（ｄ）に示すように、窒化シリコン膜４を
除去し、以後第１の実施例と同じ工程でゲート電極７．
ソース領域８．ドレイン領域９゜酸化シリコン膜１０及
びコンタクト用開孔部１１をそれぞれ設けて半導体装置
を構成する。
除去し、以後第１の実施例と同じ工程でゲート電極７．
ソース領域８．ドレイン領域９゜酸化シリコン膜１０及
びコンタクト用開孔部１１をそれぞれ設けて半導体装置
を構成する。
ここで、窒化シリコン膜４の下面にゲート酸化膜６を設
けて前記界面の酸化処理を行なうため、ＳＥＧ層３の表
面が窒化シリコン膜４から受ける応力が緩和されるとい
う利点がある。
けて前記界面の酸化処理を行なうため、ＳＥＧ層３の表
面が窒化シリコン膜４から受ける応力が緩和されるとい
う利点がある。
以上説明したように本発明は、ＳＥＧ層の上に設けた窒
化シリコン膜をマスクとしてＳＥＧ層と分離用酸化シリ
コン膜の界面のＳＥＧ層だけを十分に酸化させることに
より、ＳＥＧ層と分離用酸化シリコン膜の界面に存在す
る界面準位を減らして界面に沿って流れるリーク電流を
減少させ、半導体装置の信頼性を向上させるという効果
がある。
化シリコン膜をマスクとしてＳＥＧ層と分離用酸化シリ
コン膜の界面のＳＥＧ層だけを十分に酸化させることに
より、ＳＥＧ層と分離用酸化シリコン膜の界面に存在す
る界面準位を減らして界面に沿って流れるリーク電流を
減少させ、半導体装置の信頼性を向上させるという効果
がある。
第１図（ａ） 〜（ｄ）及び第２図（ａ）〜（ｄ）は本
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図（ａ）〜（ｃ）は
従来の半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １・・・シリコン基板、２・・・酸化シリコン膜、３・
・・ＳＥＧ層、４・・・窒化シリコン膜、５・・・酸化
シリコン膜、６・・・ゲート酸化膜、７・・・ゲート電
極、８・・・ソース領域、９・・・ドレイン領域、１０
・・・酸化シリコン膜、１１・・・開孔部。 代理人 弁理士 内 原 晋 あ（囚 あと固 と あ３囚
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図（ａ）〜（ｃ）は
従来の半導体装置の製造方法を説明するための工程順に
示した半導体チップの断面図である。 １・・・シリコン基板、２・・・酸化シリコン膜、３・
・・ＳＥＧ層、４・・・窒化シリコン膜、５・・・酸化
シリコン膜、６・・・ゲート酸化膜、７・・・ゲート電
極、８・・・ソース領域、９・・・ドレイン領域、１０
・・・酸化シリコン膜、１１・・・開孔部。 代理人 弁理士 内 原 晋 あ（囚 あと固 と あ３囚
Claims (1)
- 半導体基板上に絶縁膜を形成し前記絶縁膜を選択的にエ
ッチングして開孔部を設ける工程と、前記開孔部の前記
半導体基板上にエピタキシャル層を選択成長させる工程
と、前記エピタキシャル層を含む表面に耐酸化性膜を形
成しこれを選択的にエッチングして前記エピタキシャル
層と前記絶縁膜との界面の上端部近傍以外の前記エピタ
キシャル層の上に前記耐酸化性膜を残す工程と、前記耐
酸化性膜をマスクとして酸化性雰囲気中で熱処理し、前
記界面の前記エピタキシャル層を酸化する工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29129788A JPH02137244A (ja) | 1988-11-17 | 1988-11-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29129788A JPH02137244A (ja) | 1988-11-17 | 1988-11-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137244A true JPH02137244A (ja) | 1990-05-25 |
Family
ID=17767064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29129788A Pending JPH02137244A (ja) | 1988-11-17 | 1988-11-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137244A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165447A (ja) * | 1984-09-07 | 1986-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-11-17 JP JP29129788A patent/JPH02137244A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6165447A (ja) * | 1984-09-07 | 1986-04-04 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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