JPH08148509A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08148509A JPH08148509A JP6287732A JP28773294A JPH08148509A JP H08148509 A JPH08148509 A JP H08148509A JP 6287732 A JP6287732 A JP 6287732A JP 28773294 A JP28773294 A JP 28773294A JP H08148509 A JPH08148509 A JP H08148509A
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Landscapes
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- Weting (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】高出力ＧａＡｓ ＦＥＴにおける非対称２段リ
セス構造の位置合わせ寸法精度および広いドレイン側リ
セス寸法を高精度に且つ再現性良く形成する。 【構成】ウェットエッチングに対して選択性を有する酸
化シリコン膜３と窒化シリコン膜４を積層してパターニ
ングし、第１のリセスに対応する開口部５と第２のリセ
スに対応するパターンを有するマスク層を形成して開口
部５以外をフォトレジスト膜６で被覆し、開口部５のＧ
ａＡｓ動作層２の表面に第１のリセス８を形成した後、
酸化シリコン膜３のみをエッチング除去し、露出したＧ
ａＡｓ動作層２を掘下げ非対称２段リセス構造を形成す
る。
セス構造の位置合わせ寸法精度および広いドレイン側リ
セス寸法を高精度に且つ再現性良く形成する。 【構成】ウェットエッチングに対して選択性を有する酸
化シリコン膜３と窒化シリコン膜４を積層してパターニ
ングし、第１のリセスに対応する開口部５と第２のリセ
スに対応するパターンを有するマスク層を形成して開口
部５以外をフォトレジスト膜６で被覆し、開口部５のＧ
ａＡｓ動作層２の表面に第１のリセス８を形成した後、
酸化シリコン膜３のみをエッチング除去し、露出したＧ
ａＡｓ動作層２を掘下げ非対称２段リセス構造を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＧａＡｓ電界効果型トランジスタ（以下Ｇａ
Ａｓ ＦＥＴと記す）の製造方法に関する。
関し、特にＧａＡｓ電界効果型トランジスタ（以下Ｇａ
Ａｓ ＦＥＴと記す）の製造方法に関する。
【０００２】
【従来の技術】高周波・高出力用のＧａＡｓ ＦＥＴで
は、ゲート耐圧を向上させるために、動作層をエッチン
グして形成した溝内にゲート電極を形成するリセス構造
と呼ばれる構造が用いられている。
は、ゲート耐圧を向上させるために、動作層をエッチン
グして形成した溝内にゲート電極を形成するリセス構造
と呼ばれる構造が用いられている。
【０００３】この構造で耐圧をさらに向上させるために
は、ドレイン側のゲート電極端とリセス端距離を広げて
ゲート電極をオフセットさせた非対称構造が有効である
が、ドレイン側表面空乏層の影響を受け易くなり出力特
性の劣化を招きやすいという問題がある。
は、ドレイン側のゲート電極端とリセス端距離を広げて
ゲート電極をオフセットさせた非対称構造が有効である
が、ドレイン側表面空乏層の影響を受け易くなり出力特
性の劣化を招きやすいという問題がある。
【０００４】そこで、特開平４−３３６４３２号公報に
記載されているように、ゲート電極を形成する領域の動
作層を更に掘込む２段リセス構造が提案されている。
記載されているように、ゲート電極を形成する領域の動
作層を更に掘込む２段リセス構造が提案されている。
【０００５】図２（ａ）〜（ｅ）および図３（ａ）〜
（ｃ）は従来の半導体装置の製造方法の第１の例を説明
するための工程順に示した断面図である。
（ｃ）は従来の半導体装置の製造方法の第１の例を説明
するための工程順に示した断面図である。
【０００６】まず、図２（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の上に形成したｎ型のＧａＡｓ動作層２
の上にソース電極１２およびドレイン電極１３を形成
し、これらを含む表面に絶縁膜１４を堆積し、絶縁膜１
４の上に形成してパターニングしたフォトレジスト膜１
５をマスクとして絶縁膜１４をエッチングし開口部１６
を形成する。
ＧａＡｓ基板１の上に形成したｎ型のＧａＡｓ動作層２
の上にソース電極１２およびドレイン電極１３を形成
し、これらを含む表面に絶縁膜１４を堆積し、絶縁膜１
４の上に形成してパターニングしたフォトレジスト膜１
５をマスクとして絶縁膜１４をエッチングし開口部１６
を形成する。
【０００７】次に、図２（ｂ）に示すように、フォトレ
ジスト膜１５および絶縁膜１４をマスクとしてＧａＡｓ
動作層の表面を所定の深さにエッチングして第１のリセ
ス１７を形成する。
ジスト膜１５および絶縁膜１４をマスクとしてＧａＡｓ
動作層の表面を所定の深さにエッチングして第１のリセ
ス１７を形成する。
【０００８】次に、図２（ｃ）に示すように、厚さ数１
０ｎｍのＴｉ膜１８を斜め方向から被着してフォトレジ
スト膜１５の上面および開口部１６内に露出しているフ
ォトレジスト膜１６，絶縁膜１５および第１のリセス１
７のソース電極１２側の側面を被覆する。
０ｎｍのＴｉ膜１８を斜め方向から被着してフォトレジ
スト膜１５の上面および開口部１６内に露出しているフ
ォトレジスト膜１６，絶縁膜１５および第１のリセス１
７のソース電極１２側の側面を被覆する。
【０００９】次に、図２（ｄ）に示すように、Ｔｉ膜１
８をマスクとして開口部１６のドレイン電極１３側の絶
縁膜１４をサイドエッチングする。
８をマスクとして開口部１６のドレイン電極１３側の絶
縁膜１４をサイドエッチングする。
【００１０】次に、図２（ｅ）に示すように、Ｔｉ膜１
８を除去した後フォトレジスト膜１５をマスクとしてソ
ース電極１２側およびドレイン電極１３側の絶縁膜１４
をサイドエッチングし、ソース電極１２側では狭くドレ
イン電極１３側では広くＧａＡｓ動作層２の表面を非対
称に露出させる。
８を除去した後フォトレジスト膜１５をマスクとしてソ
ース電極１２側およびドレイン電極１３側の絶縁膜１４
をサイドエッチングし、ソース電極１２側では狭くドレ
イン電極１３側では広くＧａＡｓ動作層２の表面を非対
称に露出させる。
【００１１】次に、図３（ａ）に示すように、フォトレ
ジスト膜１５および絶縁膜１４をマスクとして露出され
たＧａＡｓ動作層２の表面をエッチングし、狭くて深い
第１のリセス１７と広くて浅い第２のリセス１９を有す
る２段リセスを形成する。
ジスト膜１５および絶縁膜１４をマスクとして露出され
たＧａＡｓ動作層２の表面をエッチングし、狭くて深い
第１のリセス１７と広くて浅い第２のリセス１９を有す
る２段リセスを形成する。
【００１２】次に、図３（ｂ）に示すように、開口部１
６を含む表面に金属膜１０を堆積する。
６を含む表面に金属膜１０を堆積する。
【００１３】次に、図３（ｃ）に示すように、リフトオ
フ法により、フォトレジスト膜１５およびフォトレジス
ト膜１５上の金属膜１０を除去して非対称２段リセス１
７にゲート電極１１を有するＧａＡｓ ＦＥＴを構成す
る。
フ法により、フォトレジスト膜１５およびフォトレジス
ト膜１５上の金属膜１０を除去して非対称２段リセス１
７にゲート電極１１を有するＧａＡｓ ＦＥＴを構成す
る。
【００１４】また、他の例として特開平４−２０６７３
３号公報に記載されている非対称２段リセス構造の製造
方法も提案されている。
３号公報に記載されている非対称２段リセス構造の製造
方法も提案されている。
【００１５】図４（ａ）〜（ｅ）は従来の半導体装置の
製造方法の第２の例を説明するための工程順に示した断
面図である。
製造方法の第２の例を説明するための工程順に示した断
面図である。
【００１６】まず、図４（ａ）に示すように、半絶縁性
ＧａＡｓ基板１の上に形成したｎ型のＧａＡｓ動作層２
の上にソース電極１２およびドレイン電極１３を形成し
た後、ＧａＡｓ動作層２の上に第１のフォトレジスト膜
２０を塗布してパターニングし、狭い第１のリセス形成
領域に対応する開口部２１と広い第２のリセス形成領域
に対応するパターンを形成する。
ＧａＡｓ基板１の上に形成したｎ型のＧａＡｓ動作層２
の上にソース電極１２およびドレイン電極１３を形成し
た後、ＧａＡｓ動作層２の上に第１のフォトレジスト膜
２０を塗布してパターニングし、狭い第１のリセス形成
領域に対応する開口部２１と広い第２のリセス形成領域
に対応するパターンを形成する。
【００１７】次に、図４（ｂ）に示すように、フォトレ
ジスト膜２０を含む表面にフォトレジスト膜２０とエッ
チングレートの異なる第２のフォトレジスト膜２２を塗
布してパターニングし、開口部２１に位置合わせした開
口部２３を形成する。次に、フォトレジスト膜２０，２
２をマスクとして開口部２１に露出したＧａＡｓ動作層
２の表面を所定の深さにエッチングしてリセス１７を形
成する。
ジスト膜２０を含む表面にフォトレジスト膜２０とエッ
チングレートの異なる第２のフォトレジスト膜２２を塗
布してパターニングし、開口部２１に位置合わせした開
口部２３を形成する。次に、フォトレジスト膜２０，２
２をマスクとして開口部２１に露出したＧａＡｓ動作層
２の表面を所定の深さにエッチングしてリセス１７を形
成する。
【００１８】次に、図４（ｃ）に示すように、フォトレ
ジスト膜２０のみを溶解するエッチング液で除去し、Ｇ
ａＡｓ動作層２の表面を露出させる。
ジスト膜２０のみを溶解するエッチング液で除去し、Ｇ
ａＡｓ動作層２の表面を露出させる。
【００１９】次に、図４（ｄ）に示すように、フォトレ
ジスト膜２２をマスクとしてリセス１７を含むＧａＡｓ
動作層２の表面を所定の深さにエッチングして狭くて深
いリセス１７と広くて浅いリセス１９を有する２段リセ
ス構造を形成する。
ジスト膜２２をマスクとしてリセス１７を含むＧａＡｓ
動作層２の表面を所定の深さにエッチングして狭くて深
いリセス１７と広くて浅いリセス１９を有する２段リセ
ス構造を形成する。
【００２０】次に、図４（ｅ）に示すように、開口部２
３を含むフォトレジスト膜２２の表面に金属膜１０を堆
積し、開口部２３直下のリセス１７にゲート電極１１を
形成する。
３を含むフォトレジスト膜２２の表面に金属膜１０を堆
積し、開口部２３直下のリセス１７にゲート電極１１を
形成する。
【００２１】以後、リフトオフ法によりフォトレジスト
膜２２およびその上に金属膜１０を除去してＧａＡｓ
ＦＥＴを構成する。
膜２２およびその上に金属膜１０を除去してＧａＡｓ
ＦＥＴを構成する。
【００２２】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法の第１の例では、斜め蒸着を用いてゲート開
口部の片側のみを被覆する方法を用いて非対称リセスを
形成しているが、被覆性が悪く形状制御が困難という問
題がある。また、絶縁膜のサイドエッチング量で広いリ
セスの幅が設定されるため寸法制御性も悪い。
の製造方法の第１の例では、斜め蒸着を用いてゲート開
口部の片側のみを被覆する方法を用いて非対称リセスを
形成しているが、被覆性が悪く形状制御が困難という問
題がある。また、絶縁膜のサイドエッチング量で広いリ
セスの幅が設定されるため寸法制御性も悪い。
【００２３】また第２の例では、この点は改善されてお
り、リセスの寸法制御性には優れているが、ゲートリセ
スの開口部とゲート電極形成用の開口部が目合わせで形
成されるため、リセスとゲート電極の位置合わせ精度が
低下するという問題がある。また、種類の異なる２層の
レジスト膜を用いているが、露光、現像工程において完
全に選択制を得るのは困難である。
り、リセスの寸法制御性には優れているが、ゲートリセ
スの開口部とゲート電極形成用の開口部が目合わせで形
成されるため、リセスとゲート電極の位置合わせ精度が
低下するという問題がある。また、種類の異なる２層の
レジスト膜を用いているが、露光、現像工程において完
全に選択制を得るのは困難である。
【００２４】本発明の目的は、多段型非対称リセス構造
を精度良く、しかも再現性良く形成してＧａＡｓ ＦＥ
Ｔの特性を向上させる半導体装置の製造方法を提供する
ことにある。
を精度良く、しかも再現性良く形成してＧａＡｓ ＦＥ
Ｔの特性を向上させる半導体装置の製造方法を提供する
ことにある。
【００２５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半絶縁性ＧａＡｓ基板上に形成したＧａＡｓ
動作層の表面にウェットエッチング速度の異なる第１の
シリコン化合物膜と第２のシリコン化合物膜とを順次堆
積して積層した後前記第２および第１のシリコン化合物
膜を選択的に順次異方性ドライエッチングして狭い幅の
第１のリセス形成領域に対応する第１の開口部と前記第
１のリセス形成領域を含み且つ前記第１のリセス形成領
域よりも広い幅の第２のリセス形成領域に対応するパタ
ーンを有するマスク層を形成する工程と、前記マスク層
を含む表面にフォトレジスト膜を塗布してパターニング
し前記第１の開口部を含み且つ前記第１の開口部より広
い第２の開口部を形成する工程と、前記フォトレジスト
膜および前記マスク層を用い前記第１の開口部に露出し
た前記ＧａＡｓ動作層の表面をエッチングして第１のリ
セスを形成する工程と、ウェットエッチングにより前記
第１のシリコン化合物膜をエッチングして除去し前記Ｇ
ａＡｓ動作層の表面を露出させる工程と、前記フォトレ
ジスト膜をマスクとして露出した前記ＧａＡｓ動作層の
表面をウェットエッチングして深くて狭い第１のリセス
および前記第１のリセスよりも浅くて広い第２のリセス
を有する多段リセスを形成する工程と、前記第１の開口
部直下の前記第１のリセスを含む前記フォトレジスト膜
の表面に金属膜を堆積した後リフトオフにより前記フォ
トレジスト膜および前記第２のシリコン化合物膜並びに
前記フォトレジスト膜上の前記金属膜を除去して前記第
１のリセスにゲート電極を形成する工程とを含んで構成
される。
造方法は、半絶縁性ＧａＡｓ基板上に形成したＧａＡｓ
動作層の表面にウェットエッチング速度の異なる第１の
シリコン化合物膜と第２のシリコン化合物膜とを順次堆
積して積層した後前記第２および第１のシリコン化合物
膜を選択的に順次異方性ドライエッチングして狭い幅の
第１のリセス形成領域に対応する第１の開口部と前記第
１のリセス形成領域を含み且つ前記第１のリセス形成領
域よりも広い幅の第２のリセス形成領域に対応するパタ
ーンを有するマスク層を形成する工程と、前記マスク層
を含む表面にフォトレジスト膜を塗布してパターニング
し前記第１の開口部を含み且つ前記第１の開口部より広
い第２の開口部を形成する工程と、前記フォトレジスト
膜および前記マスク層を用い前記第１の開口部に露出し
た前記ＧａＡｓ動作層の表面をエッチングして第１のリ
セスを形成する工程と、ウェットエッチングにより前記
第１のシリコン化合物膜をエッチングして除去し前記Ｇ
ａＡｓ動作層の表面を露出させる工程と、前記フォトレ
ジスト膜をマスクとして露出した前記ＧａＡｓ動作層の
表面をウェットエッチングして深くて狭い第１のリセス
および前記第１のリセスよりも浅くて広い第２のリセス
を有する多段リセスを形成する工程と、前記第１の開口
部直下の前記第１のリセスを含む前記フォトレジスト膜
の表面に金属膜を堆積した後リフトオフにより前記フォ
トレジスト膜および前記第２のシリコン化合物膜並びに
前記フォトレジスト膜上の前記金属膜を除去して前記第
１のリセスにゲート電極を形成する工程とを含んで構成
される。
【００２６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２７】図１（ａ）〜（ｅ）は本発明の一実施例を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
【００２８】まず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１上に形成したｎ型のＧａＡｓ動作層２の
上に厚さ２００ｎｍの酸化シリコン膜３および厚さ１０
０ｎｍの窒化シリコン膜４を順次堆積して積層し、ＲＩ
Ｅ（反応性イオンエッチング）法等の異方性ドライエッ
チングにより窒化シリコン膜４および酸化シリコン膜３
を選択的に順次エッチングしてゲート電極を形成するた
めの狭い幅の第１のリセス形成領域に対応する幅１〜２
μｍの第１の開口部５とこの第１のリセス形成領域を含
み且つドレイン電極側に広い幅の領域を有する第２のリ
セス形成領域に対応するパターンを有するマスク層を形
成する。
ＧａＡｓ基板１上に形成したｎ型のＧａＡｓ動作層２の
上に厚さ２００ｎｍの酸化シリコン膜３および厚さ１０
０ｎｍの窒化シリコン膜４を順次堆積して積層し、ＲＩ
Ｅ（反応性イオンエッチング）法等の異方性ドライエッ
チングにより窒化シリコン膜４および酸化シリコン膜３
を選択的に順次エッチングしてゲート電極を形成するた
めの狭い幅の第１のリセス形成領域に対応する幅１〜２
μｍの第１の開口部５とこの第１のリセス形成領域を含
み且つドレイン電極側に広い幅の領域を有する第２のリ
セス形成領域に対応するパターンを有するマスク層を形
成する。
【００２９】次に、図１（ｂ）に示すように、このマス
ク層を含む表面にフォトレジスト膜６を塗布してパター
ニングし、開口部５を含み且つ開口部５よりも広い開口
部７を形成する。次に、フォトレジスト膜６およびマス
ク層を用い、開口部５に露出するＧａＡｓ動作層２の表
面を硫酸と過酸化水素水との混合溶液により所定の深さ
にウェットエッチングしてリセス８を形成する。
ク層を含む表面にフォトレジスト膜６を塗布してパター
ニングし、開口部５を含み且つ開口部５よりも広い開口
部７を形成する。次に、フォトレジスト膜６およびマス
ク層を用い、開口部５に露出するＧａＡｓ動作層２の表
面を硫酸と過酸化水素水との混合溶液により所定の深さ
にウェットエッチングしてリセス８を形成する。
【００３０】次に、図１（ｃ）に示すように、弗酸：弗
化アンモン＝１：２０（重量比）からなるバッファード
弗酸を用い開口部５に露出した酸化シリコン膜３をウェ
ットエッチングして除去し、窒化シリコン膜４直下のＧ
ａＡｓ動作層２の表面を露出させる。次に、硫酸と過酸
化水溶液との混合溶液により露出したＧａＡｓ動作層２
の表面をエッチングしてリセス８およびリセス８を含む
広い領域のリセス９からなる非対称２段リセス構造を形
成する。
化アンモン＝１：２０（重量比）からなるバッファード
弗酸を用い開口部５に露出した酸化シリコン膜３をウェ
ットエッチングして除去し、窒化シリコン膜４直下のＧ
ａＡｓ動作層２の表面を露出させる。次に、硫酸と過酸
化水溶液との混合溶液により露出したＧａＡｓ動作層２
の表面をエッチングしてリセス８およびリセス８を含む
広い領域のリセス９からなる非対称２段リセス構造を形
成する。
【００３１】次に、図１（ｄ）に示すように、開口部５
を含む表面にアルミニウム膜等の金属膜１０を５００ｎ
ｍの厚さに蒸着して開口部５直下のリセス８にも選択的
に金属膜１０を堆積する。
を含む表面にアルミニウム膜等の金属膜１０を５００ｎ
ｍの厚さに蒸着して開口部５直下のリセス８にも選択的
に金属膜１０を堆積する。
【００３２】次に、図１（ｅ）に示すように、有機溶剤
によりフォトレジスト膜６およびフォトレジスト膜６の
上面の金属膜１０並びに窒化シリコン膜４をリフトオフ
により除去してリセス８のゲート電極１１を形成する。
次に、リセス９の外側のＧａＡｓ動作層２の上にＡｕ−
Ｇｅ−Ｎｉ合金からなるソース電極１２およびドレイン
電極１３のそれぞれを形成する。
によりフォトレジスト膜６およびフォトレジスト膜６の
上面の金属膜１０並びに窒化シリコン膜４をリフトオフ
により除去してリセス８のゲート電極１１を形成する。
次に、リセス９の外側のＧａＡｓ動作層２の上にＡｕ−
Ｇｅ−Ｎｉ合金からなるソース電極１２およびドレイン
電極１３のそれぞれを形成する。
【００３３】なお、酸化シリコン膜３および窒化シリコ
ン膜４からなるマスク層の窒化シリコン膜４の代りにタ
ングステンシリサイド膜等の高融点金属シリサイド膜を
使用しても良く酸化シリコン膜とのエッチング選択性を
更に高めることができるという利点がある。
ン膜４からなるマスク層の窒化シリコン膜４の代りにタ
ングステンシリサイド膜等の高融点金属シリサイド膜を
使用しても良く酸化シリコン膜とのエッチング選択性を
更に高めることができるという利点がある。
【００３４】
【発明の効果】以上説明したように本発明は、動作層の
上に形成したウェットエッチングに対して選択性のある
第１と第２のシリコン化合物膜によりゲート電極形成用
の狭い第１のリセスとドレイン側に広い領域を有する第
２のリセスの相互位置精度および寸法精度を再現性良く
形成することができ、ＧａＡｓ ＦＥＴを制御性良く形
成できるという効果を有する。
上に形成したウェットエッチングに対して選択性のある
第１と第２のシリコン化合物膜によりゲート電極形成用
の狭い第１のリセスとドレイン側に広い領域を有する第
２のリセスの相互位置精度および寸法精度を再現性良く
形成することができ、ＧａＡｓ ＦＥＴを制御性良く形
成できるという効果を有する。
【図１】本発明の一実施例を説明するための工程順に示
した断面図。
した断面図。
【図２】従来の半導体装置の製造方法の第１の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図３】従来の半導体装置の製造方法の第１の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図４】従来の半導体装置の製造方法の第２の例を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓ動作層 ３ 酸化シリコン膜 ４ 窒化シリコン膜 ５，７，１６，２３ 開口部 ６，１５，２０，２２ フォトレジスト膜 ８，１７，１９ リセス １０ 金属膜 １１ ゲート電極 １２ ソース電極 １３ ドレイン電極 １４ 絶縁膜 １８ Ｔｉ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/41 Ｈ０１Ｌ 29/44 Ｃ
Claims (2)
- 【請求項１】 半絶縁性ＧａＡｓ基板上に形成したＧａ
Ａｓ動作層の表面にウェットエッチング速度の異なる第
１のシリコン化合物膜と第２のシリコン化合物膜とを順
次堆積して積層した後前記第２および第１のシリコン化
合物膜を選択的に順次異方性ドライエッチングして狭い
幅の第１のリセス形成領域に対応する第１の開口部と前
記第１のリセス形成領域を含み且つ前記第１のリセス形
成領域よりも広い幅の第２のリセス形成領域に対応する
パターンを有するマスク層を形成する工程と、前記マス
ク層を含む表面にフォトレジスト膜を塗布してパターニ
ングし前記第１の開口部を含み且つ前記第１の開口部よ
り広い第２の開口部を形成する工程と、前記フォトレジ
スト膜および前記マスク層を用い前記第１の開口部に露
出した前記ＧａＡｓ動作層の表面をエッチングして第１
のリセスを形成する工程と、ウェットエッチングにより
前記第１のシリコン化合物膜をエッチングして除去し前
記ＧａＡｓ動作層の表面を露出させる工程と、前記フォ
トレジスト膜をマスクとして露出した前記ＧａＡｓ動作
層の表面をウェットエッチングして深くて狭い第１のリ
セスおよび前記第１のリセスよりも浅くて広い第２のリ
セスを有する多段リセスを形成する工程と、前記第１の
開口部直下の前記第１のリセスを含む前記フォトレジス
ト膜の表面に金属膜を堆積した後リフトオフにより前記
フォトレジスト膜および前記第２のシリコン化合物膜並
び前記フォトレジスト膜上の前記金属膜を除去して前記
第１のリセスにゲート電極を形成する工程とを含むこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 第１のシリコン化合物膜が酸化シリコン
膜であり、第２のシリコン化合物膜が窒化シリコン膜又
は高融点金属シリサイド膜からなる請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287732A JP2655497B2 (ja) | 1994-11-22 | 1994-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6287732A JP2655497B2 (ja) | 1994-11-22 | 1994-11-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148509A true JPH08148509A (ja) | 1996-06-07 |
| JP2655497B2 JP2655497B2 (ja) | 1997-09-17 |
Family
ID=17721042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6287732A Expired - Fee Related JP2655497B2 (ja) | 1994-11-22 | 1994-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2655497B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140942A (ja) * | 1988-11-22 | 1990-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH03165526A (ja) * | 1989-11-24 | 1991-07-17 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH04137737A (ja) * | 1990-09-28 | 1992-05-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1994
- 1994-11-22 JP JP6287732A patent/JP2655497B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02140942A (ja) * | 1988-11-22 | 1990-05-30 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH03165526A (ja) * | 1989-11-24 | 1991-07-17 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| JPH04137737A (ja) * | 1990-09-28 | 1992-05-12 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2655497B2 (ja) | 1997-09-17 |
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