JPH02142142A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JPH02142142A JPH02142142A JP29540288A JP29540288A JPH02142142A JP H02142142 A JPH02142142 A JP H02142142A JP 29540288 A JP29540288 A JP 29540288A JP 29540288 A JP29540288 A JP 29540288A JP H02142142 A JPH02142142 A JP H02142142A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- gate
- semiconductor substrate
- film
- anisotropic etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
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- 239000002184 metal Substances 0.000 claims abstract description 11
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電界効果トランジスタの製造方法に関し、特
に、ショットキーゲート電界効果トランジスタの製造方
法に関する。
に、ショットキーゲート電界効果トランジスタの製造方
法に関する。
従来の技術
従来、この種のショッｌ〜キーゲーｉ〜電界効果１〜ラ
ンジスタは、一種類の絶縁膜を半導体基板上に成長させ
て、そのゲートとなる部分を異方性エツチングによって
除去し、ショットキーゲート金属を被着してゲートを形
成していた。
ンジスタは、一種類の絶縁膜を半導体基板上に成長させ
て、そのゲートとなる部分を異方性エツチングによって
除去し、ショットキーゲート金属を被着してゲートを形
成していた。
発明が解決しようとする課題
従来のショットキーゲート電界効果トランジスタは、異
方性エツチングのみによってゲート部分の絶縁膜を除去
している。エツチングによって半導体基板が露出した後
もゲート部分の開口を確実にするためにオーバーエツチ
ングを行っているので、この時に、露出した半導体基板
が異方性エツチングによってダメージを受け、表面付近
のキャリア濃度が低下して、闇値電圧が変動するという
欠点がある。
方性エツチングのみによってゲート部分の絶縁膜を除去
している。エツチングによって半導体基板が露出した後
もゲート部分の開口を確実にするためにオーバーエツチ
ングを行っているので、この時に、露出した半導体基板
が異方性エツチングによってダメージを受け、表面付近
のキャリア濃度が低下して、闇値電圧が変動するという
欠点がある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした電界効果トランジスタの新
規な製造方法を提供することにある。
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とした電界効果トランジスタの新
規な製造方法を提供することにある。
発明の従来技術に対する相違点
従来のショットキーゲート電界効果トランジスタのゲー
ト形成方法に対し、本発明は、半導体基板上に膜種の異
なる絶縁膜を成長せしめ、ゲー１へ部の開口は上層の絶
縁膜のみを異方性エツチングで行い、半導体基板直上の
下層の絶縁膜をウニ・ｌトエッチングで除去してゲート
金属を被着しており、ゲート直下の半導体基板に異方性
エツチングによるダメージを与えることがない、という
相違点を有する。
ト形成方法に対し、本発明は、半導体基板上に膜種の異
なる絶縁膜を成長せしめ、ゲー１へ部の開口は上層の絶
縁膜のみを異方性エツチングで行い、半導体基板直上の
下層の絶縁膜をウニ・ｌトエッチングで除去してゲート
金属を被着しており、ゲート直下の半導体基板に異方性
エツチングによるダメージを与えることがない、という
相違点を有する。
課題を解決するための手段
前記目的を達成する為に、本発明に係るショットキーゲ
ート電界効果トランジスタの製造方法は、半導体基板上
に第１の絶縁膜を成長させた後にこの第１の絶縁膜とは
膜種の異なる第２の絶縁膜を成長させ、この第２の絶縁
膜を異方性エツチングで除去し、前記第１の絶縁膜をウ
ェットエツチングで除去してゲー１へ金属を被着するこ
とを特徴としている。
ート電界効果トランジスタの製造方法は、半導体基板上
に第１の絶縁膜を成長させた後にこの第１の絶縁膜とは
膜種の異なる第２の絶縁膜を成長させ、この第２の絶縁
膜を異方性エツチングで除去し、前記第１の絶縁膜をウ
ェットエツチングで除去してゲー１へ金属を被着するこ
とを特徴としている。
実施例
次に本発明をその好ましい各実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第１図（＆）〜（ｅ）は本発明による第１の実施例の工
程を示す断面図である。
程を示す断面図である。
第１図（ａ）〜（ｅ）を参照するに、第１図（ａ）のよ
うに活性層６を形成した半導体基板１に第１の絶縁膜２
を成長させた上にさらに膜種の異なる第２の絶縁１１１
３を成長せしめる。次に第１図（ｂ）に示すようにＰＲ
工程および異方性エツチングによって第２の絶縁膜３の
ゲート形成部を除去する。このときには、第１の絶縁膜
２との選択比を十分大きくなる条件でエツチングを行う
。次に第Ｌ［Ｊ（ｃ）のように、ＰＲ工程の後に第１の
絶縁膜２をウェットエツチングで除去し、続いて第１図
（（ｊ）に示すようにショットキーゲート金［５を蒸着
し、次に第１図（ｅ）のようにレジスト４をリフトオフ
で除去して不要部分の金属が除去され、ゲートか形成さ
れる。
うに活性層６を形成した半導体基板１に第１の絶縁膜２
を成長させた上にさらに膜種の異なる第２の絶縁１１１
３を成長せしめる。次に第１図（ｂ）に示すようにＰＲ
工程および異方性エツチングによって第２の絶縁膜３の
ゲート形成部を除去する。このときには、第１の絶縁膜
２との選択比を十分大きくなる条件でエツチングを行う
。次に第Ｌ［Ｊ（ｃ）のように、ＰＲ工程の後に第１の
絶縁膜２をウェットエツチングで除去し、続いて第１図
（（ｊ）に示すようにショットキーゲート金［５を蒸着
し、次に第１図（ｅ）のようにレジスト４をリフトオフ
で除去して不要部分の金属が除去され、ゲートか形成さ
れる。
第２図（ａ）〜（ｇ）は本発明による第２の実施例の工
程を示す断面図である。
程を示す断面図である。
第２図（ａ）〜＜ｇ）と参照するに、第２図（ａ）、（
ｂ）で活性層６を形成した半導体基板１に第１の絶縁膜
２と第２の絶縁膜３を成長させ、ＰＲ工程と異方性エツ
チングによって絶縁膜３のゲート形成部を除去し、次に
第２図（ｃ）に示すように絶縁膜３と同じ膜種の第３の
絶縁膜７を成長せしめ、続いて第２図＜ｂ＞と同様に第
１の絶縁１２との選択比を十分大きくした条件で絶縁膜
７の異方性エツチングを行い、第２図（ｄ）に示すよう
に側壁として残す。次に第２図（ｅ）〜（ｈ）のように
ショットキーゲート金属を蒸着し、リフトオフによって
ゲートを形成する。この第２の実施例では、側壁を用い
ているために、細いゲートを形成できる利点がある。
ｂ）で活性層６を形成した半導体基板１に第１の絶縁膜
２と第２の絶縁膜３を成長させ、ＰＲ工程と異方性エツ
チングによって絶縁膜３のゲート形成部を除去し、次に
第２図（ｃ）に示すように絶縁膜３と同じ膜種の第３の
絶縁膜７を成長せしめ、続いて第２図＜ｂ＞と同様に第
１の絶縁１２との選択比を十分大きくした条件で絶縁膜
７の異方性エツチングを行い、第２図（ｄ）に示すよう
に側壁として残す。次に第２図（ｅ）〜（ｈ）のように
ショットキーゲート金属を蒸着し、リフトオフによって
ゲートを形成する。この第２の実施例では、側壁を用い
ているために、細いゲートを形成できる利点がある。
発明の詳細
な説明したように、本発明によれば、半導体基板上に膜
種の異なる絶縁膜を成長させ、半導体基板直上の絶縁膜
をウェットエツチングで除去してショットキーゲート金
属を被着してゲート形成することにより、従来、異方性
エツチングによって半導体基板表面に加えられていたダ
メージをなくして、閾値電圧の変動を軽減し、閾値電圧
の均一性、再現性を良好にできる効果が得られる。
種の異なる絶縁膜を成長させ、半導体基板直上の絶縁膜
をウェットエツチングで除去してショットキーゲート金
属を被着してゲート形成することにより、従来、異方性
エツチングによって半導体基板表面に加えられていたダ
メージをなくして、閾値電圧の変動を軽減し、閾値電圧
の均一性、再現性を良好にできる効果が得られる。
第１図（ａ）〜（ｅ）は本発明による第１の実施例を製
造工程順に示す断面図、第２図（ａ）〜（ｇ）は本発明
による第２の実施例を製造工程順に示した断面図である
。 １・・・半導体基板、２・・・第１の絶縁膜、３・・・
第２の絶縁膜、４・・・レジスト、５・・・ショットキ
ーゲート金属、６・・・活性層、７・・・第３の絶縁膜
特許出願人 日本電気株式会社 代 理 人
造工程順に示す断面図、第２図（ａ）〜（ｇ）は本発明
による第２の実施例を製造工程順に示した断面図である
。 １・・・半導体基板、２・・・第１の絶縁膜、３・・・
第２の絶縁膜、４・・・レジスト、５・・・ショットキ
ーゲート金属、６・・・活性層、７・・・第３の絶縁膜
特許出願人 日本電気株式会社 代 理 人
Claims (1)
- 活性層を形成した半導体基板上に第１の絶縁膜を成長さ
せた後に膜種の異なる第２の絶縁膜を成長せしめ、ＰＲ
工程および異方性エッチングによりゲート部の絶縁膜を
除去し、このエッチング時に前記第１の絶縁膜と第２の
絶縁膜の異方性エッチングの選択比を十分大きくして前
記第２の絶縁膜のみを除去した後にウェットエッチング
によって前記第１の絶縁膜を除去し、ゲート金属を蒸着
しリフトオフによってゲートを形成することを特徴とす
る電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29540288A JPH02142142A (ja) | 1988-11-22 | 1988-11-22 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29540288A JPH02142142A (ja) | 1988-11-22 | 1988-11-22 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02142142A true JPH02142142A (ja) | 1990-05-31 |
Family
ID=17820147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29540288A Pending JPH02142142A (ja) | 1988-11-22 | 1988-11-22 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02142142A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
-
1988
- 1988-11-22 JP JP29540288A patent/JPH02142142A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5288654A (en) * | 1990-12-26 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Method of making a mushroom-shaped gate electrode of semiconductor device |
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