JPH0214531A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0214531A JPH0214531A JP16560388A JP16560388A JPH0214531A JP H0214531 A JPH0214531 A JP H0214531A JP 16560388 A JP16560388 A JP 16560388A JP 16560388 A JP16560388 A JP 16560388A JP H0214531 A JPH0214531 A JP H0214531A
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- JP
- Japan
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- impurity
- regions
- insulating film
- gate electrode
- conductivity type
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特にライトリ
−・ドープト・ドレイン（以下、ＬＤＤと称する）構造
を有する絶縁ゲート（ＭＯＳ）７１１界効果型半導体装
置の製造方法に関するものである。
−・ドープト・ドレイン（以下、ＬＤＤと称する）構造
を有する絶縁ゲート（ＭＯＳ）７１１界効果型半導体装
置の製造方法に関するものである。
［従来の技術］
第３Ａ図〜第３Ｃ図は従来のこの種の半導体装置の製造
方法を主要な工程順に示す断面図である。
方法を主要な工程順に示す断面図である。
まず、第３Ａ図を参照して、Ｐ型シリコン基板１の上に
ゲート絶縁膜２およびゲート電極３を形成する。このゲ
ート電極３をマスクとして、低加速電圧で低濃度のＮ型
不純物を矢印Ｉで示される方向からＰ型シリコン基板１
ヘイオン注入することにより、ソースまたはドレイン領
域となる低濃度のＮ−領域４を形成する。
ゲート絶縁膜２およびゲート電極３を形成する。このゲ
ート電極３をマスクとして、低加速電圧で低濃度のＮ型
不純物を矢印Ｉで示される方向からＰ型シリコン基板１
ヘイオン注入することにより、ソースまたはドレイン領
域となる低濃度のＮ−領域４を形成する。
次に、第３Ｂ図を参照して、全面上に減圧ｃｖＤ（減圧
化学的気相薄膜成長法、以下、ＬＰＧＶＤと称する）を
用いてノンドープ酸化膜９を堆積する。
化学的気相薄膜成長法、以下、ＬＰＧＶＤと称する）を
用いてノンドープ酸化膜９を堆積する。
サラに、第３Ｃ図に示すように、このノンドープ酸化膜
９をＲＩＥ（Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｒ
＋ｇ）異方性エツチングによって除去し、ゲート側壁（
サイドウオール）のみにノンドープ酸化膜９を残す。そ
の後、ゲート電極３とノンドープサイドウオール１ｏと
をマスクにして、高濃度のＮ型不純物を矢印■で示され
る方向からイオン注入する。これによって、高濃度のＮ
十領域５が形成されることにより、ＬＤＤ構造を有する
絶縁ゲート電界効果型の半導体装置が形成される。
９をＲＩＥ（Ｒｅａｃｔｉｖｅ ＩｏｎＥｔｃｈｉｒ
＋ｇ）異方性エツチングによって除去し、ゲート側壁（
サイドウオール）のみにノンドープ酸化膜９を残す。そ
の後、ゲート電極３とノンドープサイドウオール１ｏと
をマスクにして、高濃度のＮ型不純物を矢印■で示され
る方向からイオン注入する。これによって、高濃度のＮ
十領域５が形成されることにより、ＬＤＤ構造を有する
絶縁ゲート電界効果型の半導体装置が形成される。
［発明が解決しようとする課８］
このような従来のＬＤＤ構造の形成方法においては、チ
ャネリング防止のために、第３Ａ図および第３Ｃ図に示
されるように、イオン注入が半導体基板に対して垂直方
向からではなく、若干傾斜した方向から行なわれる。そ
のため、ソースまたはドレイン領域となるべきＮ型領域
が左右非対称に形成されるという問題が発生していた。
ャネリング防止のために、第３Ａ図および第３Ｃ図に示
されるように、イオン注入が半導体基板に対して垂直方
向からではなく、若干傾斜した方向から行なわれる。そ
のため、ソースまたはドレイン領域となるべきＮ型領域
が左右非対称に形成されるという問題が発生していた。
その結果、第３Ａ図に示すように、ゲート電極３の影に
なってイオン注入が施されなかった領域（以下、シャド
ウエリアと称する）６の電気抵抗が上昇し、トランスコ
ンダクタンスが劣化するという問題点があった。また、
ソースとドレインとを左右入替えた場合、トランジスタ
特性に非対称性が生ずるという問題点があった。
なってイオン注入が施されなかった領域（以下、シャド
ウエリアと称する）６の電気抵抗が上昇し、トランスコ
ンダクタンスが劣化するという問題点があった。また、
ソースとドレインとを左右入替えた場合、トランジスタ
特性に非対称性が生ずるという問題点があった。
そこで、この発明は上記のような問題点を解消するため
になされたもので、ソースまたはドレイン領域となるべ
き半導体領域の非対称性を解消し、かつトランスコンダ
クタンスの劣化を防止することが可能な半導体装置の製
造方法を提供することを目的とする。
になされたもので、ソースまたはドレイン領域となるべ
き半導体領域の非対称性を解消し、かつトランスコンダ
クタンスの劣化を防止することが可能な半導体装置の製
造方法を提供することを目的とする。
［課題を解決するための手段］
この発明に従った半導体装置の製造方法によれば、まず
、主表面を有し、第１導電型の予め定める不純物濃度を
有する半導体基板が準備される。
、主表面を有し、第１導電型の予め定める不純物濃度を
有する半導体基板が準備される。
次に、この半導体基板の主表面の上方に導電体層が選択
的に間隔を隔てて形成される。導電体層の側壁部には第
２導電型の不純物を含む絶縁膜が形成される。そして、
導電体層と絶縁膜をマスクとして、第２導電型の不純物
が半導体基板にイオン注入される。半導体基板にイオン
注入された不純物は拡散され、半導体基板内に高濃度の
第２導電型の半導体領域が形成される。それとともに、
絶縁膜に含まれる不純物は半導体基板にドープされ、こ
の絶縁膜の下で、かつ半導体基板内に低濃度の第２導電
型の半導体領域が形成される。
的に間隔を隔てて形成される。導電体層の側壁部には第
２導電型の不純物を含む絶縁膜が形成される。そして、
導電体層と絶縁膜をマスクとして、第２導電型の不純物
が半導体基板にイオン注入される。半導体基板にイオン
注入された不純物は拡散され、半導体基板内に高濃度の
第２導電型の半導体領域が形成される。それとともに、
絶縁膜に含まれる不純物は半導体基板にドープされ、こ
の絶縁膜の下で、かつ半導体基板内に低濃度の第２導電
型の半導体領域が形成される。
［作用］
この発明においては、導電体層の側壁部に形成される第
２導電型の不純物を含む絶縁膜から不純物がドープされ
ることによって、半導体基板内に低濃度の第２導電型の
半導体領域が形成される。
２導電型の不純物を含む絶縁膜から不純物がドープされ
ることによって、半導体基板内に低濃度の第２導電型の
半導体領域が形成される。
そのため、導電体層の両側の領域に左右対称な、ソース
またはドレイン領域となるべき第２導電型の半導体領域
が形成され得る。
またはドレイン領域となるべき第２導電型の半導体領域
が形成され得る。
［発明の実施例］
以下、この発明の実施例を図について説明する。
第１Ａ図〜第１Ｄ図はこの発明に従った半導体装置の製
造方法の第１の実施例を工程順に示す断面図である。
造方法の第１の実施例を工程順に示す断面図である。
まず、ｍｌＡ図を参照して、Ｐ型シリコン基板１の上に
ゲート絶縁膜２およびゲート電極３、たとえば、多結晶
シリコン層からなる電極が形成される。この場合、ゲー
ト電極３の下以外のゲート絶縁膜２は除去される。
ゲート絶縁膜２およびゲート電極３、たとえば、多結晶
シリコン層からなる電極が形成される。この場合、ゲー
ト電極３の下以外のゲート絶縁膜２は除去される。
次に、第１Ｂ図を参照して、Ｐ型シリコン基板１および
ゲート電極３の上に、ＬＰＧＶＤあるいは常圧ＣＶＤ等
によってＮ型の不純物を含有する不純物含有絶縁膜１９
、たとえば、リンガラスまたは砒素含有ガラス等が堆積
される。
ゲート電極３の上に、ＬＰＧＶＤあるいは常圧ＣＶＤ等
によってＮ型の不純物を含有する不純物含有絶縁膜１９
、たとえば、リンガラスまたは砒素含有ガラス等が堆積
される。
第１Ｃ図に示すように、ＲＩＥ異方性エツチングを用い
て、ゲート電極３の上およびＰ型シリコン基板１の上の
不純物含有絶縁膜１９かほとんど除去され、ゲート電極
３の側壁部にのる、残されることにより、不純物含有サ
イドウオール２０が形成される。その後、この不純物含
有サイドウオール２０およびゲート電極３をマスクにし
て、Ｎ型不純物としての砒素が、矢印■に示される方向
からＰ型シリコン基板１の上にイオン注入される。
て、ゲート電極３の上およびＰ型シリコン基板１の上の
不純物含有絶縁膜１９かほとんど除去され、ゲート電極
３の側壁部にのる、残されることにより、不純物含有サ
イドウオール２０が形成される。その後、この不純物含
有サイドウオール２０およびゲート電極３をマスクにし
て、Ｎ型不純物としての砒素が、矢印■に示される方向
からＰ型シリコン基板１の上にイオン注入される。
この場合、イオン注入条件は５ＱｋｅＶの加速電圧で約
４ｘｌＯ” ／ｃｍ２とする。
４ｘｌＯ” ／ｃｍ２とする。
さらに、第１Ｄ図を参照して、熱処理が施されることに
より、イオン注入された領域には１０２’／ｃｍ”程度
の高濃度のＮ＋領域５が形成される。それと同時に、Ｎ
＋領域５のゲート電極３側には、不純物含有サイドウオ
ール２０から不純物がＰ型シリコン基板１にドープされ
、１０’８／ｃｍ３程度の低濃度のＮ−領域４が形成さ
れる。
より、イオン注入された領域には１０２’／ｃｍ”程度
の高濃度のＮ＋領域５が形成される。それと同時に、Ｎ
＋領域５のゲート電極３側には、不純物含有サイドウオ
ール２０から不純物がＰ型シリコン基板１にドープされ
、１０’８／ｃｍ３程度の低濃度のＮ−領域４が形成さ
れる。
このようにして、ゲート電極３の両側において左右対称
な低濃度のＮ−領域４を有するＬＤＤ構造が形成され得
る。
な低濃度のＮ−領域４を有するＬＤＤ構造が形成され得
る。
上記第１の実施例では、不純物含有絶縁膜１９が堆積さ
れる前に、ゲート絶縁＠２がゲート電極３の下以外の部
分では除去されている。しかしながら、実際、ＬＤＤ構
造を有する半導体装置の製造工程においては、他の後工
程で施される熱処理等によって不純物含有サイドウオー
ル２０からの拡散が進み、低濃度のＮ−領域４が有する
不純物濃度または接合部分の深さ等が最適値よりずれて
しまうという可能性がある。そこで、このような欠点を
補うための第２の実施例について以下に説明する。
れる前に、ゲート絶縁＠２がゲート電極３の下以外の部
分では除去されている。しかしながら、実際、ＬＤＤ構
造を有する半導体装置の製造工程においては、他の後工
程で施される熱処理等によって不純物含有サイドウオー
ル２０からの拡散が進み、低濃度のＮ−領域４が有する
不純物濃度または接合部分の深さ等が最適値よりずれて
しまうという可能性がある。そこで、このような欠点を
補うための第２の実施例について以下に説明する。
第２Ａ図〜第２Ｄ図はこの発明に従った半導体装置の製
造方法の第２の実施例を工程順に示す断面図である。な
お、図中、第１Ａ図〜第１Ｄ図と同一の符号が付された
部分は同一または相当部分を示している。
造方法の第２の実施例を工程順に示す断面図である。な
お、図中、第１Ａ図〜第１Ｄ図と同一の符号が付された
部分は同一または相当部分を示している。
まず、第２Ａ図を参照して、第１Ａ図においてゲート絶
縁膜２がゲート電極３の下部以外で除去される前の工程
が示されている。
縁膜２がゲート電極３の下部以外で除去される前の工程
が示されている。
その後、第２Ｂ図に示すように、直ちに、あるいはゲー
ト絶縁膜２が所定の厚みまでエツチングされた後、上記
第１の実施例と同様に不純物含有絶縁膜１９が堆積され
る。
ト絶縁膜２が所定の厚みまでエツチングされた後、上記
第１の実施例と同様に不純物含有絶縁膜１９が堆積され
る。
さらに、第２Ｃ図に示すように、上記第１の実施例と同
様にＲＩＥ異方性エツチングを用いて、不純物含有サイ
ドウオール３０が形成される。このとき、ゲート電極３
および不純物含有サイドウオール３０の下部以外のゲー
ト絶縁膜２は同時に除去されてもよく、あるいは別のエ
ツチング処理によって除去されてもよい。その後、第１
Ｃ図に示された工程と同様に、Ｎ型不純物がＰ型シリコ
ン基板１の上にイオン注入される。
様にＲＩＥ異方性エツチングを用いて、不純物含有サイ
ドウオール３０が形成される。このとき、ゲート電極３
および不純物含有サイドウオール３０の下部以外のゲー
ト絶縁膜２は同時に除去されてもよく、あるいは別のエ
ツチング処理によって除去されてもよい。その後、第１
Ｃ図に示された工程と同様に、Ｎ型不純物がＰ型シリコ
ン基板１の上にイオン注入される。
最後に、第２Ｄ図に示すように、熱処理が施されること
により、イオン注入された領域には高濃度のＮ＋領域５
が形成され、不純物含有サイドウオール３０の下の領域
にはゲート絶縁膜２の膜厚に従って拡散濃度が制御され
た低濃度のＮ−ｎＲ域４が形成される。このようにして
、拡散濃度の制御されたＬＤＤ構造を有する半導体装置
が製造され得る。
により、イオン注入された領域には高濃度のＮ＋領域５
が形成され、不純物含有サイドウオール３０の下の領域
にはゲート絶縁膜２の膜厚に従って拡散濃度が制御され
た低濃度のＮ−ｎＲ域４が形成される。このようにして
、拡散濃度の制御されたＬＤＤ構造を有する半導体装置
が製造され得る。
なお、上記第１または第２の実施例では、Ｎチャネル絶
縁ゲートＣＭＯ３）電界効果型半導体装置の場合につい
て説明したが、Ｎ型シリコン基板またはＮ型ウェル層に
Ｐ型の不純物をイオン注入し、あるいはＰ型不純物含有
の絶縁膜をＮ型基板またはＮ型ウェル層の上に形成する
ことによって、Ｐチャネル絶縁ゲート（ＭＯＳ）電界効
果型半導体装置を製造する場合にも本発明は適用可能で
ある。
縁ゲートＣＭＯ３）電界効果型半導体装置の場合につい
て説明したが、Ｎ型シリコン基板またはＮ型ウェル層に
Ｐ型の不純物をイオン注入し、あるいはＰ型不純物含有
の絶縁膜をＮ型基板またはＮ型ウェル層の上に形成する
ことによって、Ｐチャネル絶縁ゲート（ＭＯＳ）電界効
果型半導体装置を製造する場合にも本発明は適用可能で
ある。
さらに、上記実施例においては、ゲート電極として多結
晶シリコン層からなる電極を形成したが、高畿点金属、
または多結晶シリコン層とシリサイド層とからなる２層
構造のポリサイド構造を有する電極を形成してもよい。
晶シリコン層からなる電極を形成したが、高畿点金属、
または多結晶シリコン層とシリサイド層とからなる２層
構造のポリサイド構造を有する電極を形成してもよい。
［発明の効果］
以上のように、この発明によれば導電体層の側壁部に形
成された不純物を含む絶縁膜からドープすることによっ
て、導電体層の両側に左右対称に低濃度の半導体領域を
形成するようにしたので、高抵抗領域の発生によるトラ
ンスコンダクタンスの低下が防止され得る。また、左右
対称に形成される半導体領域においてソースとドレイン
の入替えが行なわれたとしても、対称的な特性を有する
高性能、高信頼性の半導体装置が得られる効果がある。
成された不純物を含む絶縁膜からドープすることによっ
て、導電体層の両側に左右対称に低濃度の半導体領域を
形成するようにしたので、高抵抗領域の発生によるトラ
ンスコンダクタンスの低下が防止され得る。また、左右
対称に形成される半導体領域においてソースとドレイン
の入替えが行なわれたとしても、対称的な特性を有する
高性能、高信頼性の半導体装置が得られる効果がある。
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図はこの発明に
従った半導体装置の製造方法の第１の実絶倒を工程順に
示す断面図である。第２Ａ図、第２Ｂ図、第２Ｃ図、第
２Ｄ図はこの発明に従った半導体装置の製造方法の第２
の実施例を工程順に示す断面図である。第３Ａ図、第３
Ｂ図、第３Ｃ図は従来の半導体装置の製造方法を工程順
に示す断面図である。 図において、１はＰ型シリコン基板、３はゲート電極、
４はＮ−領域、５はＮ＋領領域１９は不純物含有絶縁膜
、２０．３０は不純物含有サイドウオールである。 なお、各図中、同一符号は同一または相当部分を示す。
従った半導体装置の製造方法の第１の実絶倒を工程順に
示す断面図である。第２Ａ図、第２Ｂ図、第２Ｃ図、第
２Ｄ図はこの発明に従った半導体装置の製造方法の第２
の実施例を工程順に示す断面図である。第３Ａ図、第３
Ｂ図、第３Ｃ図は従来の半導体装置の製造方法を工程順
に示す断面図である。 図において、１はＰ型シリコン基板、３はゲート電極、
４はＮ−領域、５はＮ＋領領域１９は不純物含有絶縁膜
、２０．３０は不純物含有サイドウオールである。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 主表面を有し、第１導電型の予め定める不純物濃度を有
する半導体基板を準備する工程と、前記半導体基板の主
表面の上方に導電体層を選択的に間隔を隔てて形成する
工程と、 前記導電体層の側壁部に、第２導電型の不純物を含む絶
縁膜を形成する工程と、 前記導電体層および前記絶縁膜をマスクとして、第２導
電型の不純物を前記半導体基板にイオン注入する工程と
、 前記半導体基板にイオン注入された不純物を拡散させ、
前記半導体基板内に高濃度の第２導電型の半導体領域を
形成し、さらに前記絶縁膜に含まれる不純物を前記半導
体基板にドープし、前記絶縁膜の下で、かつ前記半導体
基板内に低濃度の第２導電型の半導体領域を形成する工
程とを備えた、半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16560388A JPH0214531A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16560388A JPH0214531A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0214531A true JPH0214531A (ja) | 1990-01-18 |
Family
ID=15815491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16560388A Pending JPH0214531A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0214531A (ja) |
-
1988
- 1988-06-30 JP JP16560388A patent/JPH0214531A/ja active Pending
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