JPH02148152A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH02148152A JPH02148152A JP63302856A JP30285688A JPH02148152A JP H02148152 A JPH02148152 A JP H02148152A JP 63302856 A JP63302856 A JP 63302856A JP 30285688 A JP30285688 A JP 30285688A JP H02148152 A JPH02148152 A JP H02148152A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- data bus
- output
- signal
- program
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ＣＰＵと、それぞれが前記ＣＰＵに対してア
ドレスバスとデータバスとを介して接続されたＲＯＭお
よびＲＡＭと、前記ＣＰＵに対してアドレスバスを介し
て接続されているとともに、前記ＲＯＭとＲＡＭとを選
択する選択信号を出力するアドレスデコーダとを有する
マイクロコンピュータに係り、詳しくはマイクロコンピ
ュータに内蔵されている前記ＲＯＭに書き込まれている
プログラムを外部から読み出されてしまうことを防止す
ることに関する。
ドレスバスとデータバスとを介して接続されたＲＯＭお
よびＲＡＭと、前記ＣＰＵに対してアドレスバスを介し
て接続されているとともに、前記ＲＯＭとＲＡＭとを選
択する選択信号を出力するアドレスデコーダとを有する
マイクロコンピュータに係り、詳しくはマイクロコンピ
ュータに内蔵されている前記ＲＯＭに書き込まれている
プログラムを外部から読み出されてしまうことを防止す
ることに関する。
（従来の技術）
第２図は読み出し専用メモリとしてプログラムが古き込
まれているＲＯＭを有するマイクロコンピユータと、そ
のマイクロコンピュータに、接続された外部回路との回
路構成図である。
まれているＲＯＭを有するマイクロコンピユータと、そ
のマイクロコンピュータに、接続された外部回路との回
路構成図である。
第２図において、ｌはマイクロコンピュータであって、
このマイクロコンピュータｌはＣＰＵ２と、ＣＰＵ２に
対するプログラムメモリとしてそのＣＰＵ２の動作を規
定するプログラムが書き込まれているＲＯＭ３と、ＣＰ
Ｕ２の作業用メモリとしてのＲＡＭ４と、ＲＯＭ３また
はＲＡＭ４の一方を選択するための選択信号を出力する
アドレスデコーダ５とから構成されている。
このマイクロコンピュータｌはＣＰＵ２と、ＣＰＵ２に
対するプログラムメモリとしてそのＣＰＵ２の動作を規
定するプログラムが書き込まれているＲＯＭ３と、ＣＰ
Ｕ２の作業用メモリとしてのＲＡＭ４と、ＲＯＭ３また
はＲＡＭ４の一方を選択するための選択信号を出力する
アドレスデコーダ５とから構成されている。
そのため、ＲＯＭ３とＲＡＭ４とはそれぞれＣＰＵ２に
対してアドレスバスＡＢとデータバスＤＢとを介して、
またアドレスデコーダ５はＣＰＬＪ２に対してアドレス
バスＡＢを介して、さらにアドレスデコーダ５はＲＯＭ
３とＲＡＭ４とに対して選択信号線ＳＬを介してそれぞ
れ接続されている。
対してアドレスバスＡＢとデータバスＤＢとを介して、
またアドレスデコーダ５はＣＰＬＪ２に対してアドレス
バスＡＢを介して、さらにアドレスデコーダ５はＲＯＭ
３とＲＡＭ４とに対して選択信号線ＳＬを介してそれぞ
れ接続されている。
このような構成を有するマイクロコンピュータ１のアド
レスバスＡＢとデータバスＤＢには外部回路６が接続さ
れている。
レスバスＡＢとデータバスＤＢには外部回路６が接続さ
れている。
動作においては、よく知られているようにマイクロコン
ピュータ１に内蔵されているＣＰＵ２は、ＲＯＭ３に書
き込まれているプログラムに従って動作するとともに、
ＲＡＭ４はそのプログラム実行時にＣＰＵ２の作業用メ
モリとして使用されるととしに、外部回路６は、例えば
人出力ボートとか、外部メモリといったマイクロコンピ
ュータ１で不足している諸機能実行用として用いられる
。
ピュータ１に内蔵されているＣＰＵ２は、ＲＯＭ３に書
き込まれているプログラムに従って動作するとともに、
ＲＡＭ４はそのプログラム実行時にＣＰＵ２の作業用メ
モリとして使用されるととしに、外部回路６は、例えば
人出力ボートとか、外部メモリといったマイクロコンピ
ュータ１で不足している諸機能実行用として用いられる
。
（発明が解決しようとする課題）
上記構成においては、データバスＤＢとアドレスバスＡ
Ｂとを介してｒ（０Ｍ３と外部回路６とが接続されてい
ることから、外部回路６に書き込まれているプログラム
に従ってＲＯＭ３を何等の制限をうけることなく使用す
ることができるので、そのＲＯＭ３のプログラム内容は
自由に読み出されて解読されてしまう構造となっている
。したがって、上記構成ではＲＯＭ３のプログラム内容
を第三者に対して守秘することがむつかしいという不都
合があった。
Ｂとを介してｒ（０Ｍ３と外部回路６とが接続されてい
ることから、外部回路６に書き込まれているプログラム
に従ってＲＯＭ３を何等の制限をうけることなく使用す
ることができるので、そのＲＯＭ３のプログラム内容は
自由に読み出されて解読されてしまう構造となっている
。したがって、上記構成ではＲＯＭ３のプログラム内容
を第三者に対して守秘することがむつかしいという不都
合があった。
本発明は、上記課題に鑑みてなされたらのであって、マ
イクロコンピュータのＲＯＭのプログラム内容を守秘す
ることができるようにすることを目的としている。
イクロコンピュータのＲＯＭのプログラム内容を守秘す
ることができるようにすることを目的としている。
（課題を解決するための手段）
このような目的を達成するために、本発明のマイクロコ
ンピュータにおいては、ＣＰＵと、それぞれが前記ＣＰ
Ｕに対してアドレスバスとデータバスとを介して接続さ
れたＲＯＭおよびＲＡＭと、前記ＣＰ Ｕ ｌ：対して
アドレスバスを介して接続されているとともに、前記Ｒ
ＯＭとＲＡＭとを選択する選択信号を出力するアドレス
デコーダとを有するマイクロコンピュータにおいて、前
記ＣＰＵから命令フェッチ信号が入力され、かつ前記ア
ドレスデコーダから前記ＲＯＭを選択する選択信号が人
力されたときにはＲＯＭ出力有効信号を、またそれ以外
のときにはＲＯＭ出力無効信号をそれぞれ出力するＲＯ
Ｍ出力有効化回路と、前記データバスと前記ＲＯＭとの
間に接続されて、前記ＲＯＭ出力有効化回路から前記Ｒ
ＯＭ出力有効信号が与えられたときには前記ＲＯＭを前
記データバスに接続し、前記ＲＯＭ出力無効信号が与え
られたときには前記ＲＯＭを前記データバスから切り離
す動作をするデータバスバッファとを具備したことを特
徴としている。
ンピュータにおいては、ＣＰＵと、それぞれが前記ＣＰ
Ｕに対してアドレスバスとデータバスとを介して接続さ
れたＲＯＭおよびＲＡＭと、前記ＣＰ Ｕ ｌ：対して
アドレスバスを介して接続されているとともに、前記Ｒ
ＯＭとＲＡＭとを選択する選択信号を出力するアドレス
デコーダとを有するマイクロコンピュータにおいて、前
記ＣＰＵから命令フェッチ信号が入力され、かつ前記ア
ドレスデコーダから前記ＲＯＭを選択する選択信号が人
力されたときにはＲＯＭ出力有効信号を、またそれ以外
のときにはＲＯＭ出力無効信号をそれぞれ出力するＲＯ
Ｍ出力有効化回路と、前記データバスと前記ＲＯＭとの
間に接続されて、前記ＲＯＭ出力有効化回路から前記Ｒ
ＯＭ出力有効信号が与えられたときには前記ＲＯＭを前
記データバスに接続し、前記ＲＯＭ出力無効信号が与え
られたときには前記ＲＯＭを前記データバスから切り離
す動作をするデータバスバッファとを具備したことを特
徴としている。
（作用）
上記構成において、ＲＯＭ出力有効化回路からは前記Ｃ
ＰＵから命令フェッチ信号が入力され、かつ前記アドレ
スデコーダから前記プログラムメモリを選択する選択信
号が入力されたときにはＲＯＭ出力有効信号を、またそ
れ以外のときにはＲＯＭ出力無効信号をそれぞれ出力さ
れる。
ＰＵから命令フェッチ信号が入力され、かつ前記アドレ
スデコーダから前記プログラムメモリを選択する選択信
号が入力されたときにはＲＯＭ出力有効信号を、またそ
れ以外のときにはＲＯＭ出力無効信号をそれぞれ出力さ
れる。
データバスバッファは、前記ＲＯＭ出力有効化回路から
前記ＲＯＭ出力有効信号が与えられたときには前記ＲＯ
Ｍを前記データバスに接続し、前記ＲＯＭ出力無効信号
が与えられたときには前記ｒｔＯＭを前記データバスか
ら切り離す動作をする。
前記ＲＯＭ出力有効信号が与えられたときには前記ＲＯ
Ｍを前記データバスに接続し、前記ＲＯＭ出力無効信号
が与えられたときには前記ｒｔＯＭを前記データバスか
ら切り離す動作をする。
したがって、前記ＣＰＵと前記ＲＯＭとに対してアドレ
スバスとデータバスとを介して接続されている外部回路
でもって、それに書き込まれているプログラムに従って
ＲＯＭのプログラムを読み出そうとしても、この場合は
前記ＲＯＭは前記ＲＯＭ出力無効信号に応答動作する前
記データバスバッファによりデータバスから切り離され
ているので、そのＲＯＭのプログラムの読み出しを行う
ことはできず、その結果、そのＩ’（ＯＭのプログラム
の機密の保護を図ることが可能となる。
スバスとデータバスとを介して接続されている外部回路
でもって、それに書き込まれているプログラムに従って
ＲＯＭのプログラムを読み出そうとしても、この場合は
前記ＲＯＭは前記ＲＯＭ出力無効信号に応答動作する前
記データバスバッファによりデータバスから切り離され
ているので、そのＲＯＭのプログラムの読み出しを行う
ことはできず、その結果、そのＩ’（ＯＭのプログラム
の機密の保護を図ることが可能となる。
（実施例）
以下、本発明の実施例を図面を参照して詳細に説明する
。第１図は本発明の実施例に係るマイクロコンピュータ
と、それに接続される外部回路との回路図であり、第２
図に示された従来例と同一ないしは相当する部分には同
一の符号を付すとともに、その同一の符号に係る部分に
ついての説明は名称を列記するにとどめてその詳細な説
明を省略する。
。第１図は本発明の実施例に係るマイクロコンピュータ
と、それに接続される外部回路との回路図であり、第２
図に示された従来例と同一ないしは相当する部分には同
一の符号を付すとともに、その同一の符号に係る部分に
ついての説明は名称を列記するにとどめてその詳細な説
明を省略する。
すなわち、第１図において、■はマイクロコンピュータ
、２はＣＰＵ、３はＲＯＭ１４はＲＡＭ１５はアドレス
デコーダ、６は外部回路、ＡＢはアドレスバス、ＤＢは
データバス、ＳＬは選択信号線である。
、２はＣＰＵ、３はＲＯＭ１４はＲＡＭ１５はアドレス
デコーダ、６は外部回路、ＡＢはアドレスバス、ＤＢは
データバス、ＳＬは選択信号線である。
本実施例において、従来例と異なる構成は次の通りであ
る。
る。
すなわち、本実施例においては、マイクロコンピュータ
１内部に、ＣＰＵ２から信号線ＳＬＩを介して命令フェ
ッチ信号か人力され、かつアドレスデコーダ５から信号
線ＳＬ２を介してＲＯＭ３を選択する選択信号が入力さ
れたときにはＲＯＭ出力有効信号を、またそれ以外のと
きにはＲＯＭ出力無効信号をそれぞれ出力するＲＯＭ出
力有効化回路７と、データバスＤＢとＲＯＭ３とノ間ニ
接続されて、ＲＯＭ出力有効化回路７からＲＯＭ出力有
効信号が与えられたときにはＲＯＭ３をデータバスＤＢ
に接続し、前記ＲＯＭ出力無効信号が与えられたときに
はＲＯＭ３をデータバスＤ Ｂから切り離す動作をする
データバスバッファ８とを設けたことに特徴を有してい
る。
１内部に、ＣＰＵ２から信号線ＳＬＩを介して命令フェ
ッチ信号か人力され、かつアドレスデコーダ５から信号
線ＳＬ２を介してＲＯＭ３を選択する選択信号が入力さ
れたときにはＲＯＭ出力有効信号を、またそれ以外のと
きにはＲＯＭ出力無効信号をそれぞれ出力するＲＯＭ出
力有効化回路７と、データバスＤＢとＲＯＭ３とノ間ニ
接続されて、ＲＯＭ出力有効化回路７からＲＯＭ出力有
効信号が与えられたときにはＲＯＭ３をデータバスＤＢ
に接続し、前記ＲＯＭ出力無効信号が与えられたときに
はＲＯＭ３をデータバスＤ Ｂから切り離す動作をする
データバスバッファ８とを設けたことに特徴を有してい
る。
したがって、上記構成を有する本実施例のマイクロコン
ピュータによれば、ＲＯＭ出力有効化回路７に対してア
ドレスデコーダ５からＲＯＭ３を選択する選択信号が、
また、ＣＰＵ２から命令フェッチ信号がそれぞれ入力さ
れると、データバスバッファ８は、そのＲＯＭ出力有効
化回路７からのＲＯＭ出力有効信号に応答動作してＲＯ
Ｍ３をデータバスＤＢに接続するので、ＲＯＭ３のプロ
グラムに基づいてＣＰＵ２はＪｌＮ［ｆの動作を実行す
ることができる。また、外部回路６のプログラム実行中
は、ＲＯＭ出力有効化回路７からデータバスバッファ８
に対してはＲＯＭ出力無効信号が出力され、これにより
、データバスバッファ８はＲＯＭ３をデータバスＤＢか
ら切り離す。その結果、外部回路６でらって、ＦｔＯＭ
３のプログラムの読み出しを行うことはできない。
ピュータによれば、ＲＯＭ出力有効化回路７に対してア
ドレスデコーダ５からＲＯＭ３を選択する選択信号が、
また、ＣＰＵ２から命令フェッチ信号がそれぞれ入力さ
れると、データバスバッファ８は、そのＲＯＭ出力有効
化回路７からのＲＯＭ出力有効信号に応答動作してＲＯ
Ｍ３をデータバスＤＢに接続するので、ＲＯＭ３のプロ
グラムに基づいてＣＰＵ２はＪｌＮ［ｆの動作を実行す
ることができる。また、外部回路６のプログラム実行中
は、ＲＯＭ出力有効化回路７からデータバスバッファ８
に対してはＲＯＭ出力無効信号が出力され、これにより
、データバスバッファ８はＲＯＭ３をデータバスＤＢか
ら切り離す。その結果、外部回路６でらって、ＦｔＯＭ
３のプログラムの読み出しを行うことはできない。
なお、本実施例においては、ＲＯＭ３のプログラム読み
出しについてのみ制限を設けたが、他のメモリとか人出
力ボート等に対しても同様にしてその読み出しとか書き
込みを禁止することも可能である。
出しについてのみ制限を設けたが、他のメモリとか人出
力ボート等に対しても同様にしてその読み出しとか書き
込みを禁止することも可能である。
（発明の効果）
以上説明したことから明らかなように本発明によれば、
外部回路がプログラム実行中のような場合ではデータバ
スバッファによりＲＯＭとデータバスとが切り離される
ので、その外部回路によりＲＯＭのプログラムの読み出
しを行うことはできず、その結果、第三者による当該マ
イクロコンピュータの内部機密情報の解読などを有効に
防止することができる。
外部回路がプログラム実行中のような場合ではデータバ
スバッファによりＲＯＭとデータバスとが切り離される
ので、その外部回路によりＲＯＭのプログラムの読み出
しを行うことはできず、その結果、第三者による当該マ
イクロコンピュータの内部機密情報の解読などを有効に
防止することができる。
第１図は本発明の一実施例に係るマイクロコンピュータ
と、これに接続される外部回路との回路図、第２５！Ｊ
は第１図に対応する従来例の回路図である。 ■・・・マイクロコンピュータ、２・・・ＣＰＵ、３Ｒ
ＯＭ、４・・・ＲＡＭ、５・・・アドレスデコーダ、６
・・外部回路、７・・・ＲＯＭ出力有効化回路、８・・
データバスバッファ、ＤＢ・・・データバス、ＡＢ・・
データバス、Ｓ Ｌ−・・選択信号線、ＳＬＩ、ＳＬ２
信号線。 図中、同一符号は同一ないしは相当部分を示す。
と、これに接続される外部回路との回路図、第２５！Ｊ
は第１図に対応する従来例の回路図である。 ■・・・マイクロコンピュータ、２・・・ＣＰＵ、３Ｒ
ＯＭ、４・・・ＲＡＭ、５・・・アドレスデコーダ、６
・・外部回路、７・・・ＲＯＭ出力有効化回路、８・・
データバスバッファ、ＤＢ・・・データバス、ＡＢ・・
データバス、Ｓ Ｌ−・・選択信号線、ＳＬＩ、ＳＬ２
信号線。 図中、同一符号は同一ないしは相当部分を示す。
Claims (1)
- （１）ＣＰＵと、それぞれが前記ＣＰＵに対してアドレ
スバスとデータバスとを介して接続されたＲＯＭおよび
ＲＡＭと、前記ＣＰＵに対してアドレスバスを介して接
続されているとともに、前記ＲＯＭと前記ＲＡＭとを選
択する選択信号を出力するアドレスデコーダとを有する
マイクロコンピュータにおいて、 前記ＣＰＵから命令フェッチ信号が入力され、かつ前記
アドレスデコーダから前記ＲＯＭを選択する選択信号が
入力されたときにはＲＯＭ出力有効信号を、またそれ以
外のときにはＲＯＭ出力無効信号をそれぞれ出力するＲ
ＯＭ出力有効化回路と、 前記データバスと前記ＲＯＭとの間に接続されて、前記
ＲＯＭ出力有効化回路から前記ＲＯＭ出力有効信号が与
えられたときには前記ＲＯＭを前記データバスに接続し
、前記ＲＯＭ出力無効信号が与えられたときには前記Ｒ
ＯＭを前記データバスから切り離す動作をするデータバ
スバッファとを具備したことを特徴とするマイクロコン
ピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302856A JPH02148152A (ja) | 1988-11-29 | 1988-11-29 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63302856A JPH02148152A (ja) | 1988-11-29 | 1988-11-29 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02148152A true JPH02148152A (ja) | 1990-06-07 |
Family
ID=17913921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63302856A Pending JPH02148152A (ja) | 1988-11-29 | 1988-11-29 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02148152A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148257A (ja) * | 1990-10-12 | 1992-05-21 | Internatl Business Mach Corp <Ibm> | 情報処理装置 |
| US6101586A (en) * | 1997-02-14 | 2000-08-08 | Nec Corporation | Memory access control circuit |
| JP2009223611A (ja) * | 2008-03-17 | 2009-10-01 | Konami Digital Entertainment Co Ltd | 情報処理装置、情報処理方法、ならびに、プログラム |
-
1988
- 1988-11-29 JP JP63302856A patent/JPH02148152A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04148257A (ja) * | 1990-10-12 | 1992-05-21 | Internatl Business Mach Corp <Ibm> | 情報処理装置 |
| US6101586A (en) * | 1997-02-14 | 2000-08-08 | Nec Corporation | Memory access control circuit |
| JP2009223611A (ja) * | 2008-03-17 | 2009-10-01 | Konami Digital Entertainment Co Ltd | 情報処理装置、情報処理方法、ならびに、プログラム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100970040B1 (ko) | 보안키 보호 방법, 보안키 보호 방법에 사용되는 실행 전용 루틴을 구비한 컴퓨터 판독가능 저장 매체 및 보안 단말기 | |
| KR19980071365A (ko) | 메모리 액세스 제어회로 | |
| US20090150645A1 (en) | Data processing apparatus and address space protection method | |
| JPH01296361A (ja) | メモリカード | |
| KR100505106B1 (ko) | 강화된 보안 기능을 갖춘 스마트 카드 | |
| JPS63206852A (ja) | シングルチツプｌｓｉ | |
| JPH02148152A (ja) | マイクロコンピュータ | |
| JPH09114743A (ja) | シングルチップ・マイクロコンピュータ | |
| JP3234959B2 (ja) | マイクロコンピュータおよびこれを内蔵するカード | |
| JPH02128266A (ja) | 保護機能付レジスタ | |
| JPH0475137A (ja) | データ処理装置 | |
| JPH01123342A (ja) | メモリの書込保護回路 | |
| JPH01232452A (ja) | ワンチッププロセッサ | |
| JP3039479B2 (ja) | 拡張ｂｉｏｓ保護システム | |
| JPH0573427A (ja) | 半導体集積回路 | |
| JPS63266533A (ja) | デ−タ処理装置 | |
| JPH02138635A (ja) | Ｅｐｒｏｍ内蔵マイクロコンピュータのプログラムデータ機密保護回路 | |
| KR900010178Y1 (ko) | 램 출력 보호회로 | |
| JPS62236034A (ja) | マイクロコンピユ−タ | |
| JPS60246450A (ja) | メモリプロテクト装置 | |
| JPH0348954A (ja) | キー記憶制御方式 | |
| JPS59128638A (ja) | メモリ保護方式 | |
| JPH05250267A (ja) | １チップｃｐｕによるライトプロテクト | |
| JPS60243763A (ja) | デユアルポ−トメモリ制御回路 | |
| JPH01261760A (ja) | コンピュータ装置 |