JPH02150053A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02150053A JPH02150053A JP63305016A JP30501688A JPH02150053A JP H02150053 A JPH02150053 A JP H02150053A JP 63305016 A JP63305016 A JP 63305016A JP 30501688 A JP30501688 A JP 30501688A JP H02150053 A JPH02150053 A JP H02150053A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- present
- package
- view
- mounting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置に関し、特に、半導体装置を実装
する際の自由度を大きくしたパッケージおよびリードの
形状に関する。
する際の自由度を大きくしたパッケージおよびリードの
形状に関する。
従来の技術
従来、集積回路で用いられるパンケージは、第3図の(
a) 、(b)に代表される様な形状であり、それぞれ
実装の際には直接はんだ付け、あるいはソケットを用い
ている。またパッケージにはピン配置の関係から使用す
る向きが限られている。
a) 、(b)に代表される様な形状であり、それぞれ
実装の際には直接はんだ付け、あるいはソケットを用い
ている。またパッケージにはピン配置の関係から使用す
る向きが限られている。
発明が解決しようとする課題
上述した従来の半導体装置は、リードの向きが一方向で
あるので、実装の際の自由度が小さい。
あるので、実装の際の自由度が小さい。
特に、プリント配線の際には、ピン配置の関係から配線
が長くなったり、ジャンパ線を必要とすることもしばし
ばあり、回路の小型化・高密度化をはかる場合には大き
な制約を受けるという欠点かある。
が長くなったり、ジャンパ線を必要とすることもしばし
ばあり、回路の小型化・高密度化をはかる場合には大き
な制約を受けるという欠点かある。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する。上記欠
点を解消し、回路の小型化I高密度化及びプリント配線
等の配線の効率化を計ることを可能とした新規な半導体
装置を提供することにある。
従って本発明の目的は、従来の技術に内在する。上記欠
点を解消し、回路の小型化I高密度化及びプリント配線
等の配線の効率化を計ることを可能とした新規な半導体
装置を提供することにある。
発明の従来技術に対する相違点
上述した従来の半導体装置のパンケージおよびリードの
形状に対し、本発明は、その形状を変えることでパッケ
ージの表裏を無<シ、実装の際の自由度が大きいという
相違点を有する。
形状に対し、本発明は、その形状を変えることでパッケ
ージの表裏を無<シ、実装の際の自由度が大きいという
相違点を有する。
課題を解決するための手段
前記目的を達成する為に、本発明に係る半導体装置は、
パッケージを可能なかぎり薄<シ、リードをパッケージ
の側面に平面状に配置することてを正対称形とし、パン
ケージの表裏の区別を無くしている。
パッケージを可能なかぎり薄<シ、リードをパッケージ
の側面に平面状に配置することてを正対称形とし、パン
ケージの表裏の区別を無くしている。
実施例
次に本発明をその好ましい各実施例について図面を参照
して具体的に説明する。
して具体的に説明する。
第1図(a)および(b)は本発明による第1の実施例
を示す平面図および側面図である。
を示す平面図および側面図である。
第1図(a) 、(b)を参照するに、第3図に示され
た従来のパッケージおよびリード形状を比較すると、本
発明はリードが側面に沿って平面状に配列されている点
が特徴である。
た従来のパッケージおよびリード形状を比較すると、本
発明はリードが側面に沿って平面状に配列されている点
が特徴である。
第1図(a)は従来のDIP型に対応し、第1図(bは
従来のMFP型に対応している。
従来のMFP型に対応している。
第1図(a)において、参照番号11はパッケージを示
し、該パッケージIIの側面にはり一ド12が面に沿っ
て平面状に配列されている。
し、該パッケージIIの側面にはり一ド12が面に沿っ
て平面状に配列されている。
次に第1図(b)を参照するに、パッケージ2Iの側面
にはIJ−)’22が面に沿って平面状に配列されてい
る。
にはIJ−)’22が面に沿って平面状に配列されてい
る。
第2図(a) 、(b)は本発明に係るパッケージのソ
ケットを使用した使用例を示す正面図である。
ケットを使用した使用例を示す正面図である。
これらのリード形状を用いることで上下対称形となり、
裏がえした状態での平面実装を可能としている。
裏がえした状態での平面実装を可能としている。
第2図(a) 、(b)は本発明による第2の実施例を
示す平面図および側面図である。第1図に示した第1の
実施例では主に本発明の半導体装置をプリント基板等へ
直接はんだ付けによる実装を対象としたものだが、第2
の実施例ではソケットを用いた場合である。
示す平面図および側面図である。第1図に示した第1の
実施例では主に本発明の半導体装置をプリント基板等へ
直接はんだ付けによる実装を対象としたものだが、第2
の実施例ではソケットを用いた場合である。
第2図(a) 、(b)において、30はパッケージ、
31.32はソケットをそれぞれ示す。
31.32はソケットをそれぞれ示す。
基本的にはDIPあるいはMFPのソケットと構造的に
同等であるが、本発明の半導体装置はリードが平面状に
構成されているために、第2図(b)に示すようにパン
ケージ30同士をソケット32の中でパラレルに接続す
ることが可能となる。これにより電源や信号線のピン配
置を考慮すれば各種組合せによる回路を得ることができ
るという利点がある。
同等であるが、本発明の半導体装置はリードが平面状に
構成されているために、第2図(b)に示すようにパン
ケージ30同士をソケット32の中でパラレルに接続す
ることが可能となる。これにより電源や信号線のピン配
置を考慮すれば各種組合せによる回路を得ることができ
るという利点がある。
発明の効果
以−F説明したように、本発明によれば、パンケージお
よびリードの形状を変えることで、半導体装置の実装時
の自由度を増すことができ、特に裏がえした状態での実
装を可能としたことは、プリント基板等の配線の効率化
がはかれるという効果が得られる。
よびリードの形状を変えることで、半導体装置の実装時
の自由度を増すことができ、特に裏がえした状態での実
装を可能としたことは、プリント基板等の配線の効率化
がはかれるという効果が得られる。
第1図(a)は本発明による第1の実施例のDIP型装
置の平面および側面図、第1図(b)は本発明による第
1の実施例のMFP型装置の平面および側面図、第2図
(a) 、(b)は本発明による第2の実施例のソケッ
ト装着時における側面図、第3図(a) 、(b)はそ
れぞれ従来型の旧P型およびMFP型の平面および側面
図である。
置の平面および側面図、第1図(b)は本発明による第
1の実施例のMFP型装置の平面および側面図、第2図
(a) 、(b)は本発明による第2の実施例のソケッ
ト装着時における側面図、第3図(a) 、(b)はそ
れぞれ従来型の旧P型およびMFP型の平面および側面
図である。
Claims (1)
- 側面部のみに平面上のリードを配列した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305016A JPH02150053A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63305016A JPH02150053A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02150053A true JPH02150053A (ja) | 1990-06-08 |
Family
ID=17940076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63305016A Pending JPH02150053A (ja) | 1988-11-30 | 1988-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02150053A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624508B2 (en) * | 2000-01-03 | 2003-09-23 | Sophia Wireless, Inc. | High frequency, low cost package for semiconductor devices |
-
1988
- 1988-11-30 JP JP63305016A patent/JPH02150053A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624508B2 (en) * | 2000-01-03 | 2003-09-23 | Sophia Wireless, Inc. | High frequency, low cost package for semiconductor devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5446317A (en) | Single in-line package for surface mounting | |
| JP3012184B2 (ja) | 実装装置 | |
| JPH04267361A (ja) | リードレスチップキャリア | |
| JPS58122461U (ja) | 実装基板 | |
| JPS5883150U (ja) | 半導体集積回路装置 | |
| JPS60218864A (ja) | 電子部品パツケ−ジの実装方法、及び、電子部品パツケ−ジの構造 | |
| JPS59163842A (ja) | 集積回路ソケツト積重ね実装構造 | |
| JPS60149166U (ja) | 混成集積回路装置 | |
| JPS58195445U (ja) | 半導体集積回路パツケ−ジ | |
| JPS6068672U (ja) | 厚膜混成集積回路基板 | |
| JPS5911450U (ja) | 集積回路素子の取付基板 | |
| JPH05326758A (ja) | Icソケット | |
| JPS6094864U (ja) | 混成集積回路装置 | |
| JPS5878678U (ja) | プリント基板装置 | |
| JPS5952485U (ja) | 半導体試験用基板 | |
| JPS5942982U (ja) | 半導体パツケ−ジ試験用基板 | |
| JPS58170847U (ja) | 放熱フイン付き混成集積回路の構造 | |
| JPH0555445A (ja) | Icパツケージ | |
| JPH04113440U (ja) | フイルムキヤリア | |
| JPS59140446U (ja) | 混成集積回路用パツケ−ジ | |
| JPS609233U (ja) | チツプ化半導体素子 | |
| JPS6088564U (ja) | 半導体装置 | |
| JPS58122385U (ja) | 論理回路部品ソケツト | |
| JPS59182986U (ja) | 遅延装置 | |
| JPS5920641U (ja) | 半導体装置 |