JPH02155484A - キャプチャ機構を有するマイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロプロセッサの構成に関し、特に、プロ
セッサの命令の実行サイクルとは非同期で到来する外部
入力信号に対する処理能力の高いマイクロプロセッサに
関するものである。

従来の技術 近年、ノイマン方式のマイクロプロセッサはあらゆる方
面で多用されており、その構成としては、データを格納
するメモリ手段（データメモリまたはＲＡＭと呼ばれる
。）と、データの演算を実行する演算手段（ＡＬＵと呼
ばれる。）と、逐次実行すべき命令を格納し、その命令
に基づいて前記メモリ手段と前記演算手段の動作をコン
トロールする命令実行手段（一般にはプログラムメモリ
とアドレスカウンタならびにインストラクションデコー
ダにより構成される。）を備えていることに特徴づけら
れる。また、その代表的な構成が特公昭５８−３３５８
４号公報（以下、文献１と略記する）に示されている。

ところで、前記文献１に示されるようなノイマン方式の
マイクロプロセッサは、あらかじめ定められた順序にし
たがってデータの処理を実行していくために、非同期で
入力される外部信号のエツジタイミングの取り込みが遅
くなるという問題を有している。これを解決するために
、従来は割り込み手段が多用されてきたが、この方法は
オーバーヘッド（割り込み処理ルーチンを開始するまで
の手続きに伴うロス）や、外部信号のソースが多い場合
の多重処理の難しさが問題になる。このような問題に対
して、特願昭第６０−２０９１５９号あるいは特願昭第
６１−２１０９６０号において、インプットキャプチャ
機構の具体的な構成方法が提案されている。これは、基
準クロックをカウントするタイムベースカウンタと、外
部信号のエツジが到来したときに前記タイムベースカウ
ンタの出力をキャプチャレジスタに転送するキャプチャ
コントローラを備えたものであり、外部信号の到来タイ
ミングを正確に測定することができる。

発明が解決しようとする課題 しかしながら、このような従来のインプットキャプチャ
機構によればキャプチャレジスタの出力を読み込むとき
には次のような手続きを踏まなければならない。すなわ
ちプログラム中で各々のキャプチャフラグの状態を調べ
、セットされていればそのキャプチャフラグをリセット
した後にそのキャプチャフラグに対応した各々のキャプ
チャレジスタの出力をメモリ手段に転送する。各々のキ
ャプチャフラグがリセットされていれば、前回に読み込
みが終了していると判断され、次の処理に移行する。こ
こで、各々のキャプチャフラグをリセットするのに少な
（とも２命令サイクル実行期間を要するためプログラム
の増大に伴ないソフトウェアに負担がかかるという問題
点を有している。

ところで、割り込み処理機構やキャプチャ機構はもとも
と要求駆動型の処理機構であり、いずれも外部信号のリ
ーディングエツジ（前縁）が到来して初めて処理が開始
される。したがって、何らかのアクシデントによってリ
ーディングエツジが到来しなくなった場合には、はなは
だ不都合な事態が発生する。例えば、マイクロプロセッ
サを用いてモータの回転速度をコントロールする場合、
一般的には、モータの回転検出信号のリーディングエツ
ジの間隔を計測することによってモータの回転速度の変
化を監視しているが、モータが故障して始めから回転し
ない場合には、リーディングエツジが永久に到来せず、
時限タイマーなどを併用しないかぎり、モータが回転し
ていないことすら検知できない。この種の問題は、モー
タが正常であっても、モータが定速回転するようにコン
トロールする系統と、モータに起動・停止の指令を与え
る系統が異なっている場合にも発生する。例えば、家庭
用のＶＴＲには磁気テープを定速走行させるためのキャ
プスタンモータが搭載されているが、このモータが一定
の回転速度で回転するようにコントロールするのはサー
ボコントローラであり、これに対してシステムコントロ
ーラと呼ばれるマイクロプロセッサがモータの起動・停
止の指令信号をモータドライバに送出する。このため、
システムコントローラからモータドライバに起動指令信
号が送出されたときに、サーボコントローラがモータド
ライバに対してモータを回転させるのに必要な出力電圧
を供給していなければ、キャプスタンモータは起動せず
、回転検出信号のリーディングエツジも到来しない。

課題を解決するための手段 前記した問題点を解決するために本発明のキャプチャ機
構を有するマイクロプロセッサは、基準クロックをカウ
ントするタイムベースカウンタと、データを格納するメ
モリ手段と、データの演算を実行する演算手段と、前記
メモリ手段と前記演算手段を連結するデータバスと、逐
次実行すべき命令を格納し、その命令に基づいて前記メ
モリ手段と前記演算手段の動作をコントロールする命令
実行手段と、外部信号の到来時に前記タイムベースカウ
ンタの出力を取り込むとともに信号入力判別フラグをセ
ットし、前記命令実行手段からの第１の命令によって、
取り込まれた結果を前記データバスに送出するとともに
前記信号入力判別フラグをリセットするキャプチャ回路
と、前記命令実行手段からの第２の命令によって任意の
時点の前記タイムベースカウンタの出力を前記データノ
（スに送出するスイッチ手段とを備えたことを特徴とす
るものである。

作用 このような特徴を有する本発明によれば、キャプチャ回
路は外部信号の到来時にタイムベースカウンタの出力を
取り込んで信号入力判別フラグをセットしている。そし
て命令実行手段からの第１の命令によってタイムベース
カウンタの出力をデータバスに送出し信号入力判別フラ
グをリセットするようにしており、また、命令実行手段
からの第２の命令によって任意の時間にスイッチ手段を
介してタイムベースカウンタの出力をデータベースバス
に送出するようにしている。

実施例 以下、本発明の実施例について図面を参照しながら説明
する。

第１図は本発明の一実施例におけるマイクロプロセッサ
のブロック構成図を示したものである。

本実施例によるマイクロプロセッサはデータを格納する
メモリ手段としてレジスタ１００およびランダムアクセ
スメモリ（以下、ＲＡＭと略記する。

）２００と、データの算術および論理演算を実行する演
算手段である演算器（以下、ＡＬＵと略記する。）３０
０と、レジスタ１００．ＲＡＭ２００とＡＬＵ３００を
連結するデータバス３５０を有している。更に、このマ
イクロプロセッサは逐次実行すべき命令を格納し、その
命令に基づいてコントロールバス４５０を介して前記レ
ジスタ１００および前記ＲＡＭ２００と前記ＡＬＵ３０
０の動作をコントロールする命令実行手段である命令実
行回路４００と、クロック端子１０に印加される基準ク
ロックをカウントするタイムベースカウンタ（ＴＢＣ）
５００と、カウンタバス５５０を介して前記タイムベー
スカウンタ５００の出力が供給され、その出力データが
データバス３５０に送出されるキャプチャレジスタブロ
ック７００と、外部信号入力端子２０．　３０．　４０
．　５０゜６０．７０に印加され、それぞれ異なった発
生源を持つ６種類の外部信号のエツジが到来したときに
前記タイムベースカウンタ５００の出力を前記キャプチ
ャレジスタブロック７００に転送するキャプチャコント
ローラ８００と、前記コントロールバス４５０からの指
令によって前記タイムベースカウンタ５００の出力を前
記データバス３５０に送出するスイッチ手段であるスイ
ッチ回路６００を備えている。また、前記クロック端子
１０に印加される基準クロックはタイミングジェネレー
タ（ＴＧ）９００を介して前記命令実行回路４゜Ｏに供
給され、前記データバス３５０には前記レジスタ１００
．前記ＲＡＭ２００．　　前記ＡＬＵ３００、前記スイ
ッチ回路ｅ　ｏ　ｏ、　　前記キャプチャレジスタブロ
ック７００のほかに、読出し専用のメモリ（以下、ＲＯ
Ｍと略記する。）１０００゜Ｉ／Ｃ１−）１１００．Ａ
−Ｄ変換器１２００゜Ｄ−Ａ変換器１３００が接続され
、さらに、前記ＲＡＭ２００および前記ＲＯＭ１００Ｏ
はそれぞれアドレスデコーダ２５０．　１０５０を存し
ている。

なお、前記キャプチャコントローラ８００と前記キャプ
チャレジスタブロック７００は、外部信号のエツジが到
来したときに前記タイムベースカウンタ５００から出力
を取り込むとともに信号入力判別フラグである後述のキ
ャプチャフラグをセットし、取り込まれたタイムベース
カウンタ５００の出力を前記命令実行回路４００からの
特定の命令によって前記ＡＬＵ３００もしくは前記レジ
スタ１００あるいは前記ＲＡＭ２００に送出すると同時
に前記命令実行回路４００からのリセット信号により前
記キャプチャフラグがリセットされるキャプチャ回路を
構成している。　　以上のように構成されたマイクロプ
ロセッサについて、第１図に示した構成図と、第２図に
示した主要部のタイミングチャートによりその動作を説
明する。

まず、第２図Ａは第１図のクロック端子１０に印加され
るクロック信号波形を示したものであり、第２図Ｂ、　
　Ｃ，Ｄ、　　Ｅはそれぞれタイミングジェネレータ９
００によって発生される４相のタイミング信号を示した
もので、これらの信号に同期させて命令実行回路４００
の命令格納部からの命令の読出しや、ＲＡＭ２００を始
めとする各ブロックからのデータの読出し、さらには、
ＡＬＵ３００での演算の実行と演算結果の各ブロックへ
の転送などが行われ邸。また、第２図Ｆは命令実行回路
４００によって実行される命令（１サイクル命令）のサ
イクルを示したものである。

一方、外部信号入力端子２０．　３０．　４０．　５０
．８０．７０に、第２図Ｆの命令実行サイクルとは非同
期の外部信号が入力されたとき、キャプチャコントロー
ラ８００はキャプチャレジスタブロック７００に対して
その時点のタイムベースカウンタ５００のカウント値（
出力）を格納する指令信号を送出する。

第３図は第１図のキャプチャコントローラ８００の具体
的な構成例を示した論理回路図であり、外部信号入力端
子２０〜７０には同一構成のコントロールユニット８１
０〜８６０が接続されておす、前記コントロールユニッ
ト８１０〜８６０はそれぞれ共通の基準クロック入力端
子８０１とキャプチャレジスタブロック７００へのデー
タ転送りロック入力端子８０２を有し、さらに、リセッ
ト端子８１１〜８６１と、フラグ出力端子８１２〜８６
２と、データ転送端子８１３〜８６３をそれぞれ有して
いる。第４図は第３図に示したキャプチャコントローラ
８００を構成するコントロールユニット８１０の動作を
説明するためのタイミングチャートであり、第４図Ａは
第１図のクロック端子１０に印加されるクロック信号波
形であり、第４図Ｂは第４図Ａの信号波形を分周した信
号波形で、この信号が基準クロックとして第３図の基準
クロック入力端子８０１に供給される。また、第４図Ｃ
はマスタースレイブ形式のフリップフロップを単位ステ
ージとする同期カウンタによって構成されるタイムベー
スカウンタ５００のクロック信号波形を示したものであ
り、その矢印を付したリーディングエツジにおいて各単
位ステージのフリップフロップのマスタ一部の出力が変
化し、トレイリングエツジ（後縁）においてスレイブ部
の出力が変化する。第４図りは第４図ＡおよびＢの信号
波形から作りだされるデータ転送用のクロック信号波形
を示したもので、第３図のデータ転送りロック入力端子
８０２に供給される。

さて、第３図の外部信号入力端子２０に第４図Ｅに示し
た信号波形が印加されると、時刻ｔ１にそのリーディン
グエツジが到来した後、基準クロックの分周出力レベル
が１１”に移行する時刻ｔ２においてＮＡＮＤゲート８
１４の出力レベルが第４図Ｆに示す如く１１′に移行し
、さらに、前記基準クロックの分周出力レベルが“０゛
に移行した時刻ｔ３においてＮＡＮＤゲート８１５の出
力レベルが第４図Ｇに示す如く　“１′に移行し続いて
、前記基準クロックの分周出力レベルが再び“１′に移
行する時刻ｔ４には、ＮＡＮＤゲート８１６の出力レベ
ルが第４図Ｈに示す如く　“１′に移行する。前記ＮＡ
ＮＤゲート８１４，８１５゜８１６はいずれも対になる
別のＮＡＮＤゲートと双安定回路を構成しているので、
出力レベルが“１′に移行すると別のＮＡＮＤゲート側
にリセット信号が印加されるまではその状態を保持する
が、前記ＮＡＮＤゲート８１６の出力レベルが１１′に
移行した時刻ｔ４で、対になるＮＡＮＤゲート８１７の
出力レベルが“０゛に移行し、ＡＮＤゲ−）８１８の出
力レベルも１０′に移行するので、前記ＮＡＮＤゲート
８１４，８１５の出力レベルはＩ　Ｏ＋に戻る。

このようにして、外部信号入力端子２０に外部信号のリ
ーディングエツジが到来すると、第３図のデータ転送端
子８１３にはＡＮＤゲート８１９を介して第４図Ｉに示
すような信号波形がキャプチャレジスタブロック７００
に送出され、この信号によって第１図のタイムベースカ
ウンタ５００からキャプチャレジスタブロック７００へ
の出力の転送が行われる。なお、前記ＮＡＮＤゲート８
１６の出力信号はフラグ出力端子８１２に送出されて、
前記タイムベースカウンタ５００の出力の転送が行われ
たことを示すキャプチャフラグ信号として利用される。

命令実行回路４００に格納するプログラムの中では、こ
のキャプチャフラグ信号を確認し、キャプチャレジスタ
ブロック７００からデータの読出しを行なう。なお、キ
ャプチャレジスタブロック７００からデータの読出しは
、命令実行回路４００によってキャプチャレジスタブロ
ック７００の特定のレジスタ（ＲＡＭ２００やＲＯＭｌ
００・０の特定のアドレスの指定と同様に、命令によっ
てアドレス指定される。）のデータの読出し命令が実行
されると、コントロールバス４５０を介してそのレジス
タの出力側を１命令サイクル実行期間だけ閉状態にせし
める制御信号が印加される。このとき同時にコントロー
ルバス４５０を介して命令実行回路４００よりキャプチ
ャコントローラ８００の特定のリセット端子（上記特定
のアドレス指定時に特定のリセット端子が選択される）
にリセット信号が印加され、フラグ出力端子の出力レベ
ルは“ＯＩとなる。すなわちデータの読出し命令が実行
されると特定のレジスタに対応した８１６〜８６６の特
定のキャプチャフラグがリセットされる。

さて、第１図のスイッチ回路６００に対しては命令実行
回路４００に格納するプログラムの中から命令サイクル
に同期した任意の時点において開閉操作ができるように
構成されている。すなわち、命令実行回路４００によっ
てタイムベースカウンタ５００のカウントデータの読出
し命令が実行されると、コントロールバス４５０を介し
てスイッチ回路６００を１命令サイクル実行期間だけ閉
状態にせしめる制御信号が印加される。このため、キャ
プチャレジスタブロック７００からキャプチャフラグ信
号が得られなくとも、いいかえれば、外部信号が到来し
なくとも、適当なインターバルでタイムベースカウンタ
５００のカウント値を読みだすことによって、必要とさ
れるタイミングまでに外部信号の到来の有無を判断する
ことは容易にできる。

発明の効果 本発明のキャプチャ機構を有するマイクロプロセッサは
以上の説明からも明らかなように、基準クロックをカウ
ントするタイムベースカウンタ５００と、データを格納
するメモリ手段（実施例ではレジスタ１００またはＲＡ
Ｍ２００によって構成されている。）と、データの演算
を実行する演算手段（実施例ではＡＬＵ３００によって
構成されている。）と、前記メモリ手段と前記演算手段
を連結するデータバス３５０と、逐次実行すべき命令を
格納し、その命令に基づいて前記メモリ手段と前記演算
手段の動作をコントロールする命令実行手段（実施例で
は命令実行回路４００によって構成されている。）と、
外部信号の到来時に前記タイムベースカウンタの出力を
取り込むとともに信号入力判別フラグ（実施例ではフラ
グ出力端子８１２〜８６２゜）をセットし、前記命令実
行手段からの第１の命令によって、取り込まれたタイム
ベースカウンタの係数値を前記データバスに送出すると
ともに前記信号入力判別フラグをリセットするキャプチ
ャ回路（実施例ではキャプチャコントローラ８００とキ
ャプチャレジスタブロック７００によって構成されてい
る。）と、前記命令実行手段からの第２の命令によって
任意の時点の前記タイムベースカウンタの出力を前記デ
ータバスに送出するスイッチ手段（実施例ではスイッチ
回路６００゜）を備えているので、プロセッサの命令の
実行サイクルとは非同期の外部入力信号のリーディング
エツジの到来時刻を正確に検出できるとともに、キャプ
チャフラグを命令実行手段からの制御信号（リセット制
御信号）によりリセットするためソフトウェアに負担が
かからず、リセット動作もソフトウェアで行なうときよ
り速く行なうことができる。またリーディングエツジが
到来すべき時刻に到来したか否かの判断をも共通の検出
機構であるタイムベースカウンタを用いて容易に行なえ
、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるマイクロプロセッサ
のブロック構成図、第２図は第１図の主要部のタイミン
グチャート、第３図はキャプチャコントローラの具体的
な論理回路図、第４図は第３図の回路の動作を説明する
ためのタイミングチャートである。 １００・・・レジスタ、　　２００・・・ＲＡＭ、　　
　３００・・・ＡＬＵ、　　　３５０・・・データバス
、　　４００・・・命令実行回路、　　５００・・・タ
イムベースカウンタ、８００・・・スイッチ回路、　　
７００・・・キャプチャレジスタブロック、　　８００
・・・キャプチャコントローラ。

Claims (1)

【特許請求の範囲】
1. 基準クロックをカウントするタイムベースカウンタと、
   データを格納するメモリ手段と、データの演算を実行す
   る演算手段と、前記メモリ手段と前記演算手段を連結す
   るデータバスと、逐次実行すべき命令を格納し、その命
   令に基づいて前記メモリ手段と前記演算手段の動作をコ
   ントロールする命令実行手段と、外部信号の到来時に前
   記タイムベースカウンタの出力を取り込むとともに信号
   入力判別フラグをセットし、前記命令実行手段からの第
   １の命令によって、取り込まれた結果を前記データバス
   に送出するとともに前記信号入力判別フラグをリセット
   するキャプチャ回路と、前記命令実行手段からの第２の
   命令によって任意の時点の前記タイムベースカウンタの
   出力を前記データバスに送出するスイッチ手段とを具備
   してなるキャプチャ機構を有するマイクロプロセッサ。