JPH02162438A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、それぞれ独立してアクセスされる複数のメ
モリプレーンを漸えたメモリ回路に関する。

（従来の技術） メモリ回路にあっては、記憶領域が複数のブロック（以
下「メモリプレーン」と呼ぶ）に分割されて、それぞれ
のメモリプレーンに一連の情報を格納するようにしたも
のがある。

このようなメモリ回路としては、例えば第２図に示すよ
うに構成されたものがある。第２図に示すメモリ回路で
は、記憶領域１が３つのメモリプレーンＭＰＩ、ＭＰ２
．ＭＰ３に分割されている。

これらのメモリプレーンは、制御回路３の制御にしたが
ってアドレスバス５から与えられるアドレスで指定され
る番地とデータバス７との間でデータの入出力動作が行
なわれる。すなわち、メモリプレーンは、制御回路３か
ら与えられるイネーブル信号によりアクセス可能状態と
なり、リード（読出し）信号／ライト（書込み）信号に
より動作モードが指定される。

このように、３つのメモリプレーンからなる記憶領域１
のアクセスは、アドレスバス５がら与えられるアドレス
で指定された番地に対して、制御回路３によって指定さ
れた動作モードで行なわれで　い　ｌこ　。

（発明が解決しようとする課題） したがって、上記したようなメモリ回路では、例えばメ
モリプレーン１に対する読出し動作とメモリプレーン２
に対する書込み動作を同一のタイミングで実行すること
はできなかった。すなわち、複数のブレーンを同時にア
クセスすることはできなかった。

したがって、このようなメモリ回路を例えばレーザビー
ムプリンタ等のページメモリとして用いた場合には、プ
リント出力されたメモリプレーンの内容は消去しなけれ
ばならない。このため、消去のための書込み動作が必要
となる。この履込み０３作が行なわれている間は、他の
メモリプレーンであってもアクセスすることはできない
。このため、次に実行サベさ動作が占込み動作が終了覆
るまで待たされ、プリント出力に時間がかかつていた。

このように、上記したメモリ回路にあっては、単一の動
作モードでしかアクセスできないため、データを高速に
処理することが困難であった。

そこで、この発明は、を記に鑑みてなされたしのであり
、その目的とするところは、異なる複数のメモリプレー
ンに対して同時アクセスすることを可能どし、データ処
理の高速化に寄与することができるメモリ回路を提供づ
ることにある。

［発明の構成］ （課題を解決り゛るための手段） 上記目的を達成するために、この発明は、同のアドレス
上に割り付けられて共通、のアドレスでアクセスデータ
が指定される複数のメモリプレーンと、第１の書込みデ
ータを入力して保持する保持手段と、前記保持手段に保
持された第１の書込みデータあるいはデータバスから与
えられる第２のｔＭ込みデータを選択して対応する前記
メモリプレーンに与える選択手段と、前記それぞれのメ
モリプレーンに対して独立にアクセス動作を制御し、前
記選択手段の選択動作を制御する制御手段とから構成さ
れる。

（作用） 上記構成において、第１の書込みデータと第２の書込み
データを、同時に異なるメモリプレーンに書込むことを
可能としている。

（実施例） 以下、図面を用いてこの発明の詳細な説明する。

第１図はこの発明の一実論例に係るメモリ回路の構成を
示すブロック図である。この実施例のメモリ回路は、３
つのメ〔リブレーンＭＰ１．ＭＰ２、ＭＰ３をそれぞれ
独立してアクセスできるようにしたものである。

第１図において、メモリ回路は３つのメモリプレーンＭ
Ｐ１〜ＭＰ３と、ラッチ回路１１．３つのセレクタ回路
１．３　ａ〜１３Ｃ１及び制御回路１５を備えて構成さ
れている。

ラッチ回路１１は、データバス７を伝送されるデータを
取り込んで保持するものである。保持されたデータは、
それぞれのセレクタ回路１３ａ〜１３ｃに与えられる。

セレクタ回路１３ａ〜１３ｃは、それぞれのメモリプレ
ーンＭＰ１〜ＭＰ３に対応して設けられており、データ
バス７から与えられる占込みデータと、ラッチ回路１１
から与えられる書込みデータを受けて、どちらか一方の
書込みデータを選択するものである。セレクタ回路１３
ａ〜・１３ｃは、それぞれ独立して選択動作を行なう。

セレクタ回路１３ａ〜１３ｃによってそれぞれ選択され
た書込みデータは、対応するメモリプレーンＭＰ１〜Ｍ
Ｐ３に与えられる。

メモリプレーンＭＰ１〜ＭＰ３は、それぞれ独立してデ
ータを格納保持し、その記憶領域が同一のアドレス上に
割り付けられている。すなわち、メモリプレーンＭＰＩ
〜ＭＰ３は、同一のアドレスにより共通にアクセスされ
る。

メモリプレーンＭＰＩ〜ＭＰ３は、書込み動作が指令さ
れた場合には、対応するセレクタ回路１３８〜１３ｃに
より選択されたデータが書込まれる。一方、読出し動作
が指令された場合には、書込まれたデータがそれぞれの
メモリプレーンＭＰ１〜ＭＰ３に共通した出力データバ
スに出力されて読出される。それぞれのメモリプレーン
ＭＰＩ〜ＭＰ３の占込みデータ及び読出しデータは、ア
ドレスバス５から与えられる共通のアドレスにより指定
される。

制御回路１５は、上述したラッチ回路１１とセレクタ回
路１３８〜１３０及びメモリプレーンＭＰ１〜ＭＰ３を
、ＣＰＵ等の外部の回路の指令にもとづいて制御するも
のである。制御回路１５は、ラップ回路１１のラッチ動
作を制御する。また、制御回路１５は、それぞれのセレ
クタ回路１３８〜１３ｃ毎に選択するデータを指令する
。さらに、制御回路１５は、それぞれのメモリプレーン
ＭＰ１〜ＭＰ３に対して独立に、動作モードを指定する
とともに、動作許可の指令を与える。

以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を説明する。

ここで、作用の一実施例として、メモリプレーンＭ　ｌ
）　１及びメ［リブレーンＭＰ２にすでにデータが格納
されてあり、メモリプレーンＭ　Ｐ　２のデータを読出
すと同時にメモリプレーンＭＰ１のデータを消去し、こ
の間にメモリプレーンＭＰ３へデータを１込む場合につ
いて説明する。

まず、メモリプレーンＭ　Ｐ　１のデータを消去するた
めの消去用のデータ（すべて１１０１＋のデータ）が、
制御回路１５のラッチ指令により、データバス７からラ
ッチ回路１１にラッチされる。

消去用のデータがラッチ回路１１にラッチされると、ラ
ッチ回路１１から与えられるデータを選択する旨が制御
回路１５からセレクタ回路１３Ｃに指令され、データバ
ス７から与えられる書込み用のデータを選択する旨が制
御回路１５からセレクタ回路１３ａに指令される。これ
により、ラッチ回路１１によってラッチされた消ノ（川
のデータがセレクタ回路１３ｃにより選択され、データ
バス７から与えられる書込み用のデータがセレクタ回路
１３ａにより選択される。

占込みデータが選択されると、メモリプレーンＭＰ２は
読出し動作、メモリプレーンＭＰ３は書込み動作、メモ
リプレーンＭＰ１はメモリプレーンＭＰ２の読出し動作
とともに書込み動作をそれぞれ行なう旨がＣＰＵ等から
制御回路１５に指令される。

この指令の後、アドレスがアドレスバス５に与えられる
と、動作許可がメモリプレーンＭＰ１及びメモリプレー
ンＭＰ２に制御回路１５から指令される。さらに、書込
み動作がメモリプレーンＭＰ１に指令され、読出し動作
がメモリプレーンＭＰ２に指令される。

これにより、セレクタ回路１３ｃによって選択された消
去用のデータが、アドレスバス５から与えられるアドレ
スに順次書込まれる。これと同時に、メモリプレーンＭ
Ｐ２におけるメモリプレーンＭＰ１に与えられるアドレ
スから順次データが出力データバス１７に出力されて読
出される。このような動作は、アドレスバス５からメモ
リプレーンＭＰ１．ＭＰ２に与えられるアドレスが＋１
づつインクリメントされて実行される。一方、この動作
の途中で、動作許可及び占込み動作が、制御回路１５か
らメモリプレーンＭＰ３に指令されると、アドレスバス
７から順次与えられるアドレスに、セレクタ回路１３ａ
によって選択されてデータバス７から与えられる占込み
用のデータが順次書込まれる。

したがって、メモリプレーンＭＰ２に格納されたデータ
を読出しながら、メモリプレーンＭＰＩに格納されたデ
ータを消去することが可能となる。

これにより、データを読出す時間にデータの消去が行な
われるので、データを消去するだめの時間が不要となる
。ゆえに、メモリ回路を効率良く使用することができ、
データを高速に処理することが可能となる。

このようなメモリ回路は、レーザビームプリンタ等のペ
ージメモリのように、データを読出した後そのデータを
すべてクリアするメ［りに好適なものとなる。

なお、この発明は上記実施例に限ることはなく、例えば
ラッチ回路１１の入力をデータバス７とは別のデータバ
スに接続してもよい。このような場合には、２系統から
与えられるデータを同時に異なるメモリプレーンに内込
むことができる。これは、データをスキャナで読取りプ
リント出力するような機器においては、スキャナからの
データの読込みと、ＣＰＩＪ等における読取ったデータ
の展開を同時に実行させることを可能ならしめ、データ
を高速に処理することができるようになる。

［発明の効果コ 以上説明したように、この発明によれば、複数のメモリ
プレーンの同一アドレスに対して、同時に異なるオペレ
ーションを実行させるようにしたので、それぞれのオペ
レーションを別々に実行する場合に比べて、実行時間を
短縮することが可能となり、データ処理の＾連化に寄与
するメモリ回路を提供する・ことができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るメモリ回路の構成を
示すブロック図、第２図は従来のメモリ回路の一構成を
示すブロック図である。 ５・・・アドレスバス ７・・・データバス １１・・・ラッチ回路 １３８〜１３ｃ・・・セレクタ回路 １５・！・制御回路 ＭＰＩ〜ＭＰ３・・・メモリプレーン

Claims (1)

1. 【特許請求の範囲】 同一のアドレス上に割り付けられて共通のアドレスでア
   クセスデータが指定される複数のメモリプレーンと、 第１の書込みデータを入力して保持する保持手段と、 前記保持手段に保持された第１の書込みデータあるいは
   データバスから与えられる第２の書込みデータを選択し
   て対応する前記メモリプレーンに与える選択手段と、 前記それぞれのメモリプレーンに対して独立にアクセス
   動作を制御し、前記選択手段の選択動作を制御する制御
   手段と を有することを特徴とするメモリ回路。