JPH02165349A

JPH02165349A - アドレストレース回路

Info

Publication number: JPH02165349A
Application number: JP63321434A
Authority: JP
Inventors: Chikara Suzuki; 鈴木　主税
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-12-20
Filing date: 1988-12-20
Publication date: 1990-06-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マイクロ命令の実行アドレスをアドレストレ
ースメモリに格納するアドレストレース回路に関する。

（従来の技術）マイクロプログラム制御装置には、マイクロプログラム
のデバッグ等を効率よく行う為、マイクロプログラムの
マイクロ命令の実行アドレスをアドレストレースメモリ
に保持しておくアドレストレース回路が設けられている
。このアドレストレース回路は、一般に、実行アドレス
の収集の開始が指示されると実行された全てのマイクロ
命令の実行アドレスをアドレストレースメモリに格納し
、アドレストレースメモリの全てのアドレス領域に実行
アドレス情報を格納した時点で動作を終了している。

（発明が解決しようとする課題）上述したように、従来のアドレストレース回路は、実行
アドレスの収集の開始が指示されると実行された全ての
実行アドレスをアドレストレースメモリに格納し、アド
レストレースメモリの全アドレス領域にアドレス情報を
格納した時点で実行アドレスの収集を停止するので、必
要とする実行アドレスが格納されずに必要としない実行
アドレスが格納されてしまう場合がある。従って、アド
レストレースメモリが無駄に使用されてしまう場合があ
る。このように従来のアドレストレース回路には解決す
べき課題がある。

本発明は、このような事情に鑑みてなされたものであり
、その目的は、アドレストレースメモリを有効に使用す
ることができるアドレストレース回路を提供することに
ある。

（課題を解決するための手段）本発明のアドレストレース回路は、上記目的を達成する
ために、マイクロ命令の実行アドレスをアドレストレー
スメモリに格納するアドレストレース回路において、前記マイクロ命令により設定されたアドレス情報と前記
実行アドレスとを比較する第１の比較回路および第２の
比較回路と、前記第１の比較回路と前記第２の比較回路との比較結果
に基づいて前記アドレストレースメモリのアドレスを更
新するか否かを示すアドレス更新信号を出力するアドレ
ストレース制御回路と、該アドレストレース制御回路に
より出力されたアドレス更新信号に基づいて、前記実行
アドレスを格納する前記アドレストレースメモリのアド
レスを制御するアドレストレースメモリ制御回路とを有
する。

（作用）本発明のアドレストレース回路においては、第１の比較
回路および第２の比較回路が、マイクロ命令により設定
されたアドレス情報と実行アドレスとを比較する。そし
て、アドレストレース制御回路が、第１の比較回路と前
記第２の比較回路との比較結果に基づいてアドレストレ
ースメモリのアドレスを更新するか否かを示すアドレス
更新信号を出力すると、アドレストレースメモリ＄制御
回路が、このアドレス更新信号に基づいて、前記実行ア
ドレスを格納するアドレストレースメモリのアドレスを
制御する。

（実施例）次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明の一実施例の構成図である。同図におい
て、１はマイクロ命令を格納するコントロールストレー
ジ、２は通常は一つのマイクロ命令が実行される毎にそ
の値を＋１して次に実行すべきマイクロ命令が格納され
ているコントロールストレージ１のアドレス（実行アド
レス）を指定するマイクロアドレスレジスタ、３は無条
件分岐命令および条件分岐命令等のときマイクロアドレ
スレジスタ２の出力したアドレスを変更するマイクロア
ドレス制御回路、４はコントロールストレージ１から読
み出されたマイクロ命令を保持するマイクロ命令レジス
タ、５はマイクロアドレスレジスタ２に保持されている
マイクロ命令をデコードするデコード回路、６は実行ア
ドレスを格納するアドレストレースメモリ、７はマイク
ロアドレス制御回路３により出力された実行アドレスを
ラッチするラッチ回路、８．９はマイクロ命令によりセ
ットされたアドレス情報の値とラッチ回路７の値とを比
較して比較結果を出力するアドレス比較回路、１０はア
ドレス比較回路９．１０の出力情報に基づいて実行アド
レスをトレースするか否かを示すトレース収集信号を出
力するアドレストレース制御回路、１１はこのトレース
アドレスメモリ更新信号を受は取る毎にアドレストレー
スメモリ６のアドレスと書き込み信号とを出力し、その
後アドレスの値を＋１するアドレストレースメモリ制御
回路である。

次に本発明の実施例の動作を第１図を参照して説明する
。ここで、コントロールストレージ１の０．１番地には
、アドレス比較回路８にトレース・情報を収集する下限
のアドレス（下限アドレス）を指定する命令が格納され
、１番地にはトレース情報を収集する上限のアドレス（
上限アドレス）を指定する命令がそれぞれ格納され、２
番地以降に実際に処理するマイクロ命令が格納されてい
るものとする。　外部よりマイクロ制御装置が初期設定
（リセット）されると、マイクロアドレスレジスタ２、
マイクロ命令レジスタ４、ラッチ回路７およびアドレス
トレースメモリ制御回路１１は所定の値たとえば「０」
にそれぞれ設定され、マイクロアドレス制御回路３はマ
イクロアドレスレジスタ２の値をそのまま出力するよう
に設定される。

次にマイクロ命令の実行の開始が指示されると、マイク
ロアドレスレジスタ２のｇｉ’　ＯＪがマイクロアドレ
ス制御回路３を介してコントロールストレージ１に加え
られると、コントロールストレージ１は、０番地に格納
されているマイクロ命令（上述したアドレス比較回路８
に下限アドレスを設定する命令）を出力する。この読み
出されたマイクロ命令はマイクロ命令レジスタ４に保持
され、この保持されたマイクロ命令の一部がデコード回
路５によりデコードされてアドレス比較回路８にアドレ
スを設定する命令と解読されると、トレース収集範囲の
下１＠アドレス情報がアドレス比較回路８に送られる。

アドレス比較回路８は、この下限アドレス苗報たとえば
ｒｌｏｏｉ番地を内部に保持する。このようにして一つ
のマイクロ命令の実行が終了すると、マイクロアドレス
レジスタ２は、その値を＋１するので「１」となり１番
地に格納されている上述したマイクロ命令が０番地のマ
イクロ命令を実行したと同様に実行されることになる。

この結果アドレス比較回路９にはトレース収集範囲の上
限アドレスたとえばｒ２００ｊが設定されることになる
。

アドレス比較回路８，９に設定が終了すると２番地のマ
イクロ命令が上述したと同様に実行される。この時マイ
クロアドレス制御回路３の出力した実行アドレス「２」
はラッチ回路７にも加えられており、ランチ回路７に保
持される。アドレス比較回路８．９は内部に保持してい
るアドレス情報の値とラッチ回路７に保持されている実
行アドレスの値「２」とを比較する。この結果アドレス
比較回路８は内部に保持している下限アドレス情報の値
より小さい旨を、アドレス比較回路９も内部に保持して
いる上限アドレスの値より小さい旨をそれぞれ出力する
。アドレストレース制御回路１０はこれらの出力結果に
基づいて今の実行アドレスがトレース収集範囲外と判定
し、ｌ・レース収集番号を出力しない、従ってアドレス
トレースメモリ制御回路１１はアドレストレースメモリ
６に書き込み指示を出さないので、この実行アドレスは
アドレストレースメモリ６に書き込まれない。

３番地のマイクロ命令も上述したと同様に実行されるの
で、アドレストレースメモリ６に実行アドレスＦ３」は
書き込まれない。

さて、マイクロ命令が１１１次に実行されて例えば１５
０番地の命令が実行されてラッチ回路７に実行アドレス
ｒ１５０Ｊが保持されると、アドレス比較回路８は下限
アドレスより大きい旨をアドレス比較回路９は上限アド
レスよりも小さい旨をそれぞれ出力する。アドレストレ
ース制御回１１０は、これらの出力結果に基づいてラッ
チ回路７に保持されている実行アドレス’１５０Ｊがト
レース収集範囲と判定して、アドレストレースメモリ制
御回路１１にトレース収集信号を出す、この指示を受は
取ったアドレストレースメモリ制御回路１１は、ラッチ
回路７に保持されている値の書き込み指示をアドレスト
レースメモリ６に出した後、アドレストレースメモリ６
のアドレスを＋１（従ってｒｌ、になる）する、書き込
み指示を受は収ったアドレストレースメモリ６は、アド
レストレースメモリ制御回路１１がアドレス（今の場合
「０」）にラッチ回路７に保持されている実行アドレス
ｒ１５０Ｊを格納する０次に１５１番地の命令が実行さ
れると上述しなと同様にアドレストレースメモリ６の１
番地に実行アドレスｒ１５１Ｊが格納される。以下、他
のマイクロ命令についても同様に実行される。このよう
にトレース収集範囲（今の場合’１００Ｊ〜ｒ２００」
）までの実行アドレスのマイクロ命令が実行されたとき
だけ、その実行アドレスがアドレストレースメモリ６に
格納される。

（発明の効果）以上に説明したように、本発明のアドレストレース回路
は、トレース情報を収集する実行アドレスの範囲をマイ
クロ命令で指定して必要な実行アドレスだけをアドレス
トレースメモリに格納するので、アドレストレースメモ
リを有効に使用することができる。また、アドレストレ
ースメモリを有効に使用することができるので、従来の
アドレストレースメモリよりも少ないメモリ容量とする
ことができる。

【図面の簡単な説明】

第１図は本発明の実施例の構成図である。１・・・コントロールストレージ、２・・・マイクロア
ドレスレジスタ、３・・・マイクロアドレス制御回路、
４・・・マイクロ命令レジスタ、５・・・デコード回路
、６・・・アドレストレースメモリ、７・・・ラッチ回
路、８．９・・・アドレス比軸回路、１０・・・アドレ
ストレース制御回路、１１・・・アドレストレースメモ
リ制御回路。

Claims

【特許請求の範囲】マイクロ命令の実行アドレスをアドレストレースメモリ
に格納するアドレストレース回路において、前記マイクロ命令により設定されたアドレス情報と前記
実行アドレスとを比較する第１の比較回路および第２の
比較回路と、前記第１の比較回路と前記第２の比較回路との比較結果
に基づいて前記アドレストレースメモリのアドレスを更
新するか否かを示すアドレス更新信号を出力するアドレ
ストレース制御回路と、該アドレストレース制御回路に
より出力されたアドレス更新信号に基づいて、前記実行
アドレスを格納する前記アドレストレースメモリのアド
レスを制御するアドレストレースメモリ制御回路とを設
けたことを特徴とするアドレストレース回路。