JPH02166820A - オーバフロー検出回路 - Google Patents
オーバフロー検出回路Info
- Publication number
- JPH02166820A JPH02166820A JP32504288A JP32504288A JPH02166820A JP H02166820 A JPH02166820 A JP H02166820A JP 32504288 A JP32504288 A JP 32504288A JP 32504288 A JP32504288 A JP 32504288A JP H02166820 A JPH02166820 A JP H02166820A
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- Japan
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- output
- overflow
- multiplier
- signal
- significant bit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要）
ディジタルフィルタの演算過程におけるオーバフロー検
出回路に関し、 オーバフローフラグの制御性を自由化してオーバフロー
検出回路のハード構成を簡略化することを目的とし、 シリアル演算を連続的に実施する乗算器と、該乗算器の
出力を１クロック分シフトする第１のフリップフロップ
と、該乗算器の出力と該第１のフリップフロップの出力
との排他的論理和と、該排他的論理和の出力を該乗算器
が最上位ビット出力の時のみサンプリングする第２のフ
リップフロップとを備えたディジタルフィルタにおいて
、シリアル演算出力と該出力を１ビット遅延させた出力
との排他的論理和を、シリアル演算の最上位ビット出力
時のみサンプリングしてオーバフローフラグを検出し、
該オーバフローフラグを任意のタイミングで解除するよ
うに構成する。
出回路に関し、 オーバフローフラグの制御性を自由化してオーバフロー
検出回路のハード構成を簡略化することを目的とし、 シリアル演算を連続的に実施する乗算器と、該乗算器の
出力を１クロック分シフトする第１のフリップフロップ
と、該乗算器の出力と該第１のフリップフロップの出力
との排他的論理和と、該排他的論理和の出力を該乗算器
が最上位ビット出力の時のみサンプリングする第２のフ
リップフロップとを備えたディジタルフィルタにおいて
、シリアル演算出力と該出力を１ビット遅延させた出力
との排他的論理和を、シリアル演算の最上位ビット出力
時のみサンプリングしてオーバフローフラグを検出し、
該オーバフローフラグを任意のタイミングで解除するよ
うに構成する。
本発明は、ディジタルフィルタの演算過程におけるオー
バフロー検出回路に関する。
バフロー検出回路に関する。
ディジタル信号処理技術の発展に伴い、各種計測、制御
機器にディジタルフィルタが使用されている。例えばシ
ステムバスを経由してＣＰＵやメモリとディジタル信号
を送受する音声合成用ＬＳＩにもディジタルフィルタが
使用されている。
機器にディジタルフィルタが使用されている。例えばシ
ステムバスを経由してＣＰＵやメモリとディジタル信号
を送受する音声合成用ＬＳＩにもディジタルフィルタが
使用されている。
第５図に音声合成用ＬＳＩのブロック構成図を示す。図
において、１１は音声合成用ＬＳＩ、１２はインタフェ
ース部、１３はデータ変換部、１４は周波数補間部、１
５は音源部（有声／無声判別、振幅設定）、１６はディ
ジタルフィルタ、１７は乗算器、１８はオーバフロー検
出回路を示す。
において、１１は音声合成用ＬＳＩ、１２はインタフェ
ース部、１３はデータ変換部、１４は周波数補間部、１
５は音源部（有声／無声判別、振幅設定）、１６はディ
ジタルフィルタ、１７は乗算器、１８はオーバフロー検
出回路を示す。
データ変換部１３ではインタフェース部１２より入力す
るディジタル信号をビット数変換及びコード変換を行い
、周波数補間部１４で変換データ（周波数成分）の直線
補間演算し、電源部１５で無声音と有声音とからなる音
源に分離設定し、ディジタルフィルタ１６で音声信号の
再生演算処理し、最終的なディジタル信号出力を乗算器
１７より送出する。
るディジタル信号をビット数変換及びコード変換を行い
、周波数補間部１４で変換データ（周波数成分）の直線
補間演算し、電源部１５で無声音と有声音とからなる音
源に分離設定し、ディジタルフィルタ１６で音声信号の
再生演算処理し、最終的なディジタル信号出力を乗算器
１７より送出する。
このディジタルフィルタ１６の演算においては、演算過
程および最終出力段でオーバフローが発生するとそれ以
降のフィルタ演算が飽和する等の悪影響が出る為、乗算
器１７の後にオーバフロー検出回路１８を設けて、オー
バフローが発生した際の悪影響を最小限に押さえるよう
処理するのが一般的である。
程および最終出力段でオーバフローが発生するとそれ以
降のフィルタ演算が飽和する等の悪影響が出る為、乗算
器１７の後にオーバフロー検出回路１８を設けて、オー
バフローが発生した際の悪影響を最小限に押さえるよう
処理するのが一般的である。
従来のオーバフロー検出回路の回路構成図を第６図に示
す。図において、■は乗算器（ＭＰＬ）、２はフリップ
フロップ（ＦＦＩ）、３は最上位ビット選択回路（ＳＥ
Ｌ）、４は排他的論理和（ＥＸＯＲ）、５はフリップフ
ロップ（ＦＦ２）を示す。
す。図において、■は乗算器（ＭＰＬ）、２はフリップ
フロップ（ＦＦＩ）、３は最上位ビット選択回路（ＳＥ
Ｌ）、４は排他的論理和（ＥＸＯＲ）、５はフリップフ
ロップ（ＦＦ２）を示す。
次に上記従来例のオーバフロー検出回路のタイミングチ
ャートを第７図に示す。図において、ＯＵＴは乗算器出
力データ、ＣＫＩは演算用基本クロック信号、ＣＫ２は
最上位ビ°ット出力クロツク信号、○ＶＦはオーバフロ
ー信号、Ｓｅｌは選択信号、Ａ、 ＢはＥＸＯＲの入力
信号、ＣはＦＦＩの出力信号、ＸはＥＸＯＲの出力信号
とする。
ャートを第７図に示す。図において、ＯＵＴは乗算器出
力データ、ＣＫＩは演算用基本クロック信号、ＣＫ２は
最上位ビ°ット出力クロツク信号、○ＶＦはオーバフロ
ー信号、Ｓｅｌは選択信号、Ａ、 ＢはＥＸＯＲの入力
信号、ＣはＦＦＩの出力信号、ＸはＥＸＯＲの出力信号
とする。
乗算器出力データＯＵＴは最上位ビットをＭＳＢ１最下
位ビットをＬＳＢとし、その間をＬＳＢ。
位ビットをＬＳＢとし、その間をＬＳＢ。
ＬＳＢ＋１． ・・・・、ＭＳＢ １．ＭＳＢとす
る。ＦＦＩの出力信号Ｃは入力信号Ａから１クロック分
シフトして送出されるので、選択回路３の出力信号Ｂは
ＣＫ２から最上位ビット出力り口・ンク信号が送出され
た時、ＭＳＢ−１信号を送出する。したがってＥＸＯＲ
にＭＳＢとＭＳＢ−１とを入力して出力信号ＸをＦＦ２
でサンプリングしてオーバフローかどうかをチエツクす
る。上記選択回路３はＳｅｌ信号の選択により最上位ビ
ット出力時のみ動作してＦＦＩの出力信号ＣをＥＸＯＲ
の入力信号Ｂとして送出し、それ以外は動作しないので
通常は入力信号ＡがそのままＥＸＯＲの入力信号Ｂとし
て送出されＥＸＯＲの出力信号Ｘには信号が送出されな
い。即ち出力信号はローレベルに固定したままである。
る。ＦＦＩの出力信号Ｃは入力信号Ａから１クロック分
シフトして送出されるので、選択回路３の出力信号Ｂは
ＣＫ２から最上位ビット出力り口・ンク信号が送出され
た時、ＭＳＢ−１信号を送出する。したがってＥＸＯＲ
にＭＳＢとＭＳＢ−１とを入力して出力信号ＸをＦＦ２
でサンプリングしてオーバフローかどうかをチエツクす
る。上記選択回路３はＳｅｌ信号の選択により最上位ビ
ット出力時のみ動作してＦＦＩの出力信号ＣをＥＸＯＲ
の入力信号Ｂとして送出し、それ以外は動作しないので
通常は入力信号ＡがそのままＥＸＯＲの入力信号Ｂとし
て送出されＥＸＯＲの出力信号Ｘには信号が送出されな
い。即ち出力信号はローレベルに固定したままである。
〔発明が解決しようとする課題］
従来のオーバフロー検出回路では、選択信号によりオー
バフローを検出した場合でも、オーバフローは１クロツ
タ分で消えるので、そのままではオーバフロー信号を使
用出来ず、後段に保持回路を設ける等の必要があった。
バフローを検出した場合でも、オーバフローは１クロツ
タ分で消えるので、そのままではオーバフロー信号を使
用出来ず、後段に保持回路を設ける等の必要があった。
即ちオーバフローフラグの制御性に不自由さがあった。
本発明ではこれらの不備を改善してオーバフローフラグ
のリセットタイミングを任意に選択し、かつそのオーバ
フローフラグを任意のタイミングで解除することを目的
とする。
のリセットタイミングを任意に選択し、かつそのオーバ
フローフラグを任意のタイミングで解除することを目的
とする。
本発明のオーバフロー検出回路の原理構成図を第１図に
示す。図において、１は乗算器（ＭＰＬ）、２は第１の
フリップフロップ（ＦＦＩ）、４は排他的論理和（ＥＸ
ＯＲ） 、５は第２のフリップフロップ（ＦＦ２）を示
す。
示す。図において、１は乗算器（ＭＰＬ）、２は第１の
フリップフロップ（ＦＦＩ）、４は排他的論理和（ＥＸ
ＯＲ） 、５は第２のフリップフロップ（ＦＦ２）を示
す。
従来のオーバフロー検出回路と異なる点は従来の選択回
路を除き、第１のフリップフロップ２の出力を直接排他
的論理和４に挿入し、演算用基本クロック信号ＣＫＩを
第１のフリップフロップ２のクロック信号とし、最上位
ビット出力クロック信号ＣＫ２を第２のフリップフロッ
プ５のクロック信号とし、オーバフロークリア信号を第
２のフリップフロップ５に挿入してオーバフロー信号を
解除するようにした。
路を除き、第１のフリップフロップ２の出力を直接排他
的論理和４に挿入し、演算用基本クロック信号ＣＫＩを
第１のフリップフロップ２のクロック信号とし、最上位
ビット出力クロック信号ＣＫ２を第２のフリップフロッ
プ５のクロック信号とし、オーバフロークリア信号を第
２のフリップフロップ５に挿入してオーバフロー信号を
解除するようにした。
次に上記本発明のオーバフロー検出回路のタイミングチ
ャートを第２図に示す。図において、ＯＵＴは乗算器出
力データ、ＣＫＩは演算用基本クロック信号、ＣＫ２は
最上位ビット出力クロック信号、ＯＶＦはオーバフロー
信号、ＣＬ Ｒはクリア信号、Ａ、 ＢはＥＸＯＲ４の
入力信号、ＸはＥＸＯＲ４の出力信号とする。
ャートを第２図に示す。図において、ＯＵＴは乗算器出
力データ、ＣＫＩは演算用基本クロック信号、ＣＫ２は
最上位ビット出力クロック信号、ＯＶＦはオーバフロー
信号、ＣＬ Ｒはクリア信号、Ａ、 ＢはＥＸＯＲ４の
入力信号、ＸはＥＸＯＲ４の出力信号とする。
乗算器出力データＯＵＴは最上位ビットをＭＳＢ、最下
位ビットをＬＳＢとし、その間をＬＳＢ。
位ビットをＬＳＢとし、その間をＬＳＢ。
ＬＳＢ＋１． ・・・・、ＭＳＢ−１，ＭＳＢとする
。第１のフリップフロップ２の出力信号Ｂは入力信号Ａ
から１クロック分シフトして送出されるので、ＭＳＢと
ＭＳＢ−１，ＬＳＢ（！：ＭＳＢ、ＬＳＢ＋１とＬＳＢ
は同時に排他的論理和４に入力として送出されるが、第
２のフリップフロップのＣＫ２はＭＳＢとＭＳＢ−１の
排他的論理和のみサンプリングするので、これらが相異
なる信号レベルであればオーバフロー信号がアクティブ
即ちハイレベルになる。
。第１のフリップフロップ２の出力信号Ｂは入力信号Ａ
から１クロック分シフトして送出されるので、ＭＳＢと
ＭＳＢ−１，ＬＳＢ（！：ＭＳＢ、ＬＳＢ＋１とＬＳＢ
は同時に排他的論理和４に入力として送出されるが、第
２のフリップフロップのＣＫ２はＭＳＢとＭＳＢ−１の
排他的論理和のみサンプリングするので、これらが相異
なる信号レベルであればオーバフロー信号がアクティブ
即ちハイレベルになる。
オーバフローが検出された時はクリア信号が送出される
まで、オーバフロー信号が消えないので、クリア信号を
選定することにより自由にその信号を活用することがで
きる。
まで、オーバフロー信号が消えないので、クリア信号を
選定することにより自由にその信号を活用することがで
きる。
本発明の実施例の回路構成図を第３図に示す。
図において、１は乗算器（ＭＰＬ） 、２．５はフリッ
プフロップ（ＦＦＩ、ＦＦ２）、４は排他的論理和（Ｅ
ＸＯＲ） 、６はディジタルフィルタ回路（ＤＦ）、７
はシフトレジスタ（ＲＥＧ） 、８はオーバフロー検出
回路（ＯＶ）を示す。
プフロップ（ＦＦＩ、ＦＦ２）、４は排他的論理和（Ｅ
ＸＯＲ） 、６はディジタルフィルタ回路（ＤＦ）、７
はシフトレジスタ（ＲＥＧ） 、８はオーバフロー検出
回路（ＯＶ）を示す。
乗算器（ＭＰＬ）１は語境界を意識せずにシリアル演算
を連続的に実施する装置で、この乗算器１の出力とそれ
を１クロック分シフトさせたフリップフロップ２の出力
との排他的論理和４を、乗算器１が最上位ビットを出力
させたときのみにサンプリングして、その出力をオーバ
フローフラグとして検出する。この出力はリセットタイ
ミングを選定することにより任意のゲート信号として使
用できるので、以降の演算で飽和あるいは発散等のオー
バフロー防止用の信号として使用できる。
を連続的に実施する装置で、この乗算器１の出力とそれ
を１クロック分シフトさせたフリップフロップ２の出力
との排他的論理和４を、乗算器１が最上位ビットを出力
させたときのみにサンプリングして、その出力をオーバ
フローフラグとして検出する。この出力はリセットタイ
ミングを選定することにより任意のゲート信号として使
用できるので、以降の演算で飽和あるいは発散等のオー
バフロー防止用の信号として使用できる。
例えばシフトレジスタ７の０”′詰めゲート信号として
使用できる。なおりロック信号ＣＫＩは乗算器やシフト
レジスタの基本クロックと同一で、クロック信号ＣＫ２
は乗算器出力の最上位ビットの時のみ排他的論理和出力
をサンプリングするものである。またリセット信号ＣＬ
Ｒはオーバフローフラグを解除したいタイミングで入力
すればよい。
使用できる。なおりロック信号ＣＫＩは乗算器やシフト
レジスタの基本クロックと同一で、クロック信号ＣＫ２
は乗算器出力の最上位ビットの時のみ排他的論理和出力
をサンプリングするものである。またリセット信号ＣＬ
Ｒはオーバフローフラグを解除したいタイミングで入力
すればよい。
全乗算器１の出力データの例を第４図に示す。
図において、出力データは１６ビット構成からなるもの
とし、最下位ビン１−ＬＳＢから順次人力し、最上位ビ
ットＭＳＢに至るデータにおける上位２ビットＭＳＢ、
ＭＳＢ−１を比較し、データが正数の場合は上位２けた
が０．０、負数の場合は上位２けたが１．１であれば正
常であるが、上位２けたが０，１または１，０であれば
このデータは正数の場合でも負数の場合でもオーバフロ
ーと判定する。
とし、最下位ビン１−ＬＳＢから順次人力し、最上位ビ
ットＭＳＢに至るデータにおける上位２ビットＭＳＢ、
ＭＳＢ−１を比較し、データが正数の場合は上位２けた
が０．０、負数の場合は上位２けたが１．１であれば正
常であるが、上位２けたが０，１または１，０であれば
このデータは正数の場合でも負数の場合でもオーバフロ
ーと判定する。
即ち２の補数演算に適用した場合、最上位ビットＭＳＢ
と次位ビットＭＳＢ−１とが異なる時、例えば固定少数
点表示でデータが±１．０以下を扱う場合は絶対値が０
．５以上になると、以降の演算（加・減算）でオーバフ
ローする可能性があるので、これらを比較してオーバフ
ローフラグとして使用するものである。
と次位ビットＭＳＢ−１とが異なる時、例えば固定少数
点表示でデータが±１．０以下を扱う場合は絶対値が０
．５以上になると、以降の演算（加・減算）でオーバフ
ローする可能性があるので、これらを比較してオーバフ
ローフラグとして使用するものである。
従来よりオーバフロー検出回路のハード構成を削減でき
、またオーバフローフラグのリセットタイミングを任意
に選択することが可能である。
、またオーバフローフラグのリセットタイミングを任意
に選択することが可能である。
第１図は本発明の原理構成図、第２図は本発明のタイミ
ングチャート、第３図は実施例の回路構成図、第４図は
乗算器の出力データの実施例、第５図は音声合成ＬＳＩ
のブロック構成図、第６図は従来例の回路構成図、第７
図は従来例のタイミングチャートを示す。 図において、１，１７は乗算器、２．５はフリップフロ
ップ、３は選択回路、４は排他的論理和、６．１６はデ
ィジタルフィルタ回路、７はシフトレジスタ、８，１８
はオーバフロー検出回路、１１は音声合成ＬＳＩ、１２
はインタフェース、１３はデータ変換部、１４は周波数
補間部、１５は音源部を示す。 実施例の回路構成図 第３図 出力データの実施例 第４図 音声合成ＬＳＩのブロック構成図 第５図
ングチャート、第３図は実施例の回路構成図、第４図は
乗算器の出力データの実施例、第５図は音声合成ＬＳＩ
のブロック構成図、第６図は従来例の回路構成図、第７
図は従来例のタイミングチャートを示す。 図において、１，１７は乗算器、２．５はフリップフロ
ップ、３は選択回路、４は排他的論理和、６．１６はデ
ィジタルフィルタ回路、７はシフトレジスタ、８，１８
はオーバフロー検出回路、１１は音声合成ＬＳＩ、１２
はインタフェース、１３はデータ変換部、１４は周波数
補間部、１５は音源部を示す。 実施例の回路構成図 第３図 出力データの実施例 第４図 音声合成ＬＳＩのブロック構成図 第５図
Claims (1)
- 【特許請求の範囲】 シリアル演算を連続的に実施する乗算器（１）と、該乗
算器の出力を１クロック分シフトする第１のフリップフ
ロップ（２）と、該乗算器の出力と該第１のフリップフ
ロップの出力との排他的論理和（４）と、該排他的論理
和の出力を該乗算器が最上位ビット出力の時のみサンプ
リングする第２のフリップフロップ（５）とを備えたデ
ィジタルフィルタにおいて、 シリアル演算出力と該出力を１ビット遅延させた出力と
の排他的論理和を、シリアル演算の最上位ビット出力時
のみサンプリングしてオーバフローフラグを検出し、該
オーバフローフラグを任意のタイミングで解除すること
を特徴とするオーバフロー検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32504288A JPH02166820A (ja) | 1988-12-20 | 1988-12-20 | オーバフロー検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32504288A JPH02166820A (ja) | 1988-12-20 | 1988-12-20 | オーバフロー検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02166820A true JPH02166820A (ja) | 1990-06-27 |
Family
ID=18172502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32504288A Pending JPH02166820A (ja) | 1988-12-20 | 1988-12-20 | オーバフロー検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02166820A (ja) |
-
1988
- 1988-12-20 JP JP32504288A patent/JPH02166820A/ja active Pending
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