JPH02174249A - Ｅｃｌ型ゲートアレイ集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＥＣＬ型ゲートアレイし、特に、論理振幅を決
定する負荷抵抗の抵抗値を選択しうるようにしたＥＣＬ
をゲートアレイ集積回路装置に関する。

［従来の技術］ 従・来、この踵の集積回路装置の内部セルは、第６図（
ａ）に示すように、抵抗２１の一端を高位側電源バス２
８に、その他端をトランジスタ２２のコレクタに、また
、抵抗２４の一端をトランジスタ２３のエミッタに、そ
の他端を低位側電源バス２９に、それぞれ、アルミニウ
ム配線で接続するなどして構成されるものであり、その
等価回路は第６図（ｂ）に示すものである。第６図（ｂ
）において、第６図（ａ）の部分に対応する部分には同
一の参照番号が付せられている。この回路において、入
力信号用入力端子２５に入力された信号とリファレンス
電圧入力用入力端子２６に入力されたリファレンス電圧
とが比較され、トランジスタ２２のコレクタから出力が
取り出される。そして、この回路の論理振幅Ｖは、はぼ
、Ｖ＝ＩＲ で与えられる。但し、■は、定電流用トランジスタ２４
を流れる電流であり、Ｒは、抵抗２１の抵抗値である。

［発明が解決しようとする問題点］ 上述した従来の半導体集積回路装置の内部セルは、スイ
ッチング電流と負荷抵抗の値との精で決まる一定の論理
振幅で動作している。ところで、回路動作の高速化を達
成するための一つの手段として、論理振幅を下げること
があるが、この手段により、回路を構成する各ブロック
のうち他のブロックよりも高速化したブロックを部分的
に設けようとする場合、高速化しようとするブロック内
の論理振幅を下げる必要があるが、上述した従来の内部
セルの構成では論理振幅は一定に保たれているので、こ
れを変更することができなかった。

［問題点を解決するための手段］ 本発明によるＥＣＬ型ゲートアレイ４Ａ積回路装置は、
定電流源トランジスタと、該定電流源トランジスタから
電流の供給を受け差動的に動作する一対のバイポーラト
ランジスタと、論理振幅出力を取り出すために前記一対
のバイポーラトランジスタのいずれかのコレクタに接続
された抵抗とを有する単位セルを複数個具備するもので
あって、前記抵抗は、異なる抵抗値の抵抗の中から選択
できるように１１４成されている。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例を示す平面図である。同図
に示すように、本実施例において、集積回路装置は、低
速用セル１７が配置された低速ブロック領３４１１　、
高速用セル１８が配置された高速ブロック領域１２およ
び低速／高速論理振幅変換用セル１９が配置された低速
／高速論理振幅変換ブロック領域１３の３つの領域を有
している。

このうち低速／高速論１１１ｉ振幅変換用セル１９は、
低速用セル１７の論理振幅を高速用セル１８のそれに変
換するセルである。そして、低速ブロック領域１１およ
び低速／高速論］１１！振幅変換ブロック領域１３には
、リファレンス電圧発生回路１４に接続された低速用リ
ファレンス電圧バス１５が配置され、また、高速ブロッ
ク領域１２には、リファレンス電圧発生回路１４に接続
された高速用リファレンス電圧バス１６が配置されてい
る。各セル１７〜１９およびリファレンス電圧発生回路
１４に関しては、以下に、より詳細に説明する。

まず、低速用セル１７についてその平面図とその等価回
路図である第２図（ａ）および第２図（ｂ）を参照して
説明する。これらの図において、第６図（ａ）、（ｂ）
に示した従来例の部分と共通ずる部分には同一の参照番
号が付されているので、重複する説明は省略するが、こ
の実施例の従来例との違いは、トランジスタ２２の負荷
抵抗が抵抗２１ａと抵抗２１ｂとの直列回路となってい
る点である。すなわち、抵抗２１ａの一端は高位側電源
バス２８と、抵抗２１ｂの一端はトランジスタ２２のコ
レクタと、そして、抵抗２１ａ、２１ｂの他端どうしは
、それぞれアルミニウム配線によって接続されている。

この回路の論理振幅Ｖ、は、抵抗２１ａ、２１ｂの抵抗
値をそれぞれＲａ、Ｒｂとし、トランジスタ２４に流れ
る電流を■とすると、大略、次式で与えれる。

Ｖ　’Ｌ　＝　（Ｒａ　＋　Ｒｂ　）　１第２図（ａ）
のセル構造に対して、第２図（Ｃ）に示すような変更を
加えてもよい、第２図（ｃ）の例においては、トランジ
スタ２２の負荷抵抗は１本の抵抗２１ｃとなされている
が、この抵抗には内部コンタクト２１ｄが形成されてい
る。

次に、高速用セル１８について説明する。このセルにつ
いての図示は省略するが、このセルは、第２図（ａ）に
おいて、抵抗２１ｂを短ｔ、ｎ　したちのである、ある
いは、第２図（ｃ）において、抵抗２１ｃの内部コンタ
クト２１ｄをトランジスタ２２のコレクタと接続したも
のである。抵抗２１ｂを短絡した場合の論理振幅Ｖ　１
１は、大略、Ｖ、、−Ｒａｌ で与えられるが、これは、低速用セル１７の論理振幅■
ＬよりＲｂｌだけ小さくなっている。

次に、第３図を参照して低速／高速論理振幅変換用セル
１９について説明する。第３図は、セル１つの等価回路
図であって、トランジスタ２２の負荷抵抗として高速用
論理振幅を定める抵抗（例えば、Ｒａ）を接続し、入力
信号用入力端子２５に低速用セルの出力を入力し、また
、リファレンス電圧入力用入力端子２６に低速用リファ
レンス電圧を印加すると、出力端子２７からは高速用論
Ｔ！１！振幅の信号を得ることができる。

なお、この実施例では用いられていないが、高速用論理
振幅を低速用論理振幅に変換するには、トランジスタ２
２の負荷抵抗を低速用のもの（例えば、Ｒａ十Ｒｂ）と
し、各入力端子に高速用の信号を入力すればよい。

次に、リファレンス電圧発生回路について、その回路図
である第４図を参照して説明する。この回路においては
、高位側電源バス４８と、低位側電源バス４９との間に
抵抗４１．４３およびトランジスタ４２の直列回路が挿
入されているが、この直列回路にはトランジスタ４２の
入力電圧と抵抗４３の抵抗値で定まる定電流が流れ、そ
して、抵抗４１の抵抗値は高遠用リファレンス電圧を所
定値にする値に定められる。トランジスタ４２のコレク
タ電圧は、エミッタフォロア部４４へ伝達され、エミッ
タフォロアトラジスタのエミッタ電圧あるいはこの電圧
を抵抗分圧した電圧は、高速用リファレンス電圧出力端
子４５あるいは低速用リップ・レンス電圧出力端子４６
から出力される。

次に、第５図を参照して、本発明の他の実施例について
説明する。同図に示すように、この実施例では、各セル
列に、リファレンス電圧発生回路１４に接続された低速
用リファレンス電圧バス１５と高速用リファレンス電圧
バス１６の両方が配置されている。ここで、各セルは、
先の実施例で説明した低速用セル１７、高速用セル１８
あるいは論理振幅変換用セルのいずれかの！ぶ様をとっ
ているものとする。この実施例によれば、各セル内に低
速用と高速用との両方のリファレンス電圧バスが走って
いるので、任意の位置のセルを高速用あるは低速用とし
て用いることができる。

［発明の効果］ 以上説明したように、本発明は、ＥＣＬ型ゲーグーレイ
集禎回路装置において、セル内の論理振幅を定めるため
の抵抗を２種用意し、セルが高速用であるか否かによっ
て、いずれかの抵抗を選択しろるようにしたものである
ので、本発明によれば、同一ゲートアレイ集積回路内に
、容易に高速ＥＣＬ回路部分と低速ＥＣＬ回路部分とを
設けることができる。

【図面の簡単な説明】

第１図は、本発明の一実施例を示す平面図、第２図（ａ
）および（ｃ）は、第１図の一部を示す平面図、第２図
（ｂ）は、第２図（ａ）の等価回路図、第３図、第４図
は、それぞれ、第１図の一部の等価回路図、第５図は、
本発明の他の実施例を示す平面図、第６図（ａ）は、従
来例を示す平面図、第６図（ｂ）は、第６図（ａ）の等
価回路図である。 １１・・・低速ブロック領域、　　１２・・・高速ブロ
ック領域、　１３・・・低速／高速論理振幅変換ブロッ
ク領域、　１４・・・リファレンス電圧発生回路。 １５・・・低速用リファレンス電圧バス、　　１６・・
・高速用リファレンス電圧バス、　　１７・・・・・・
低ｍ用ｆ＝ル、　１８・・・高速用セル、　１９・・・
低速／高速論理振幅変換用セル、　２１．２１ａ、２１
ｂ、２１ｃ、２４．４１．４３・・・抵抗、　２２．２
３４２・・トランジスタ、　２８．４８・・・高位側電
源バス、　２つ、４９・・・低位側電源バス、　４４・
・・エミッタフォロア部、　４５・・・高速用リファレ
ンス電圧出力端子、　４６・・・低速用リファレンス電
圧出力端子。

Claims (1)

【特許請求の範囲】
1. 定電流源と、該定電流源から電流の供給を受け差動的に
   動作する一対のバイポーラトランジスタと、論理振幅出
   力を取り出すために前記一対のバイポーラトランジスタ
   のいずれかのコレクタに接続された抵抗とを有する単位
   セルを複数個具備するＥＣＬ型ゲートアレイ集積回路装
   置において、前記抵抗は異なる抵抗値の抵抗の中から選
   択できるように構成されていること特徴とするＥＣＬ型
   ゲートアレイ集積回路装置。