JPH02181512A

JPH02181512A - 面実装部品で構成された論理回路

Info

Publication number: JPH02181512A
Application number: JP64000475A
Authority: JP
Inventors: Katsumi Nagano; 克己長野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-01-06
Filing date: 1989-01-06
Publication date: 1990-07-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、例えばチップ部品や超小型外囲器によって
パッケージされたトランジスタ等の面実装部品で構成さ
れた論理回路に関する。

（従来の技術）従来、ナンド（ＮＡＮＤ）回路等の論理回路は、集積回
路によって構成されており、回路基板を小型化したり、
回路基板上の狭いスペースにこの論理回路を配設する場
合等に役立っている。

しかし、集積回路によって構成された論理回路も、これ
を回路基板上に配設する場合は、集積回路外囲器の大き
さに対応したスペースを必要とするものである。

しかも、この集積回路外囲器は、長方形あるいは正方形
とされており、回路基板上に長方形あるいは正方形のス
ペースを確保しなければならないため、他の回路に制約
を与えることがあり、必ずし・も回路基板の実装密度を
向上し得ないものであった。

（発明が解決しようとする課題）この発明は、集積回路によって構成された論理回路を使
用しても、配設スペースの形状によっては、必ずしも回
路基板の実装密度を向上することが困難であるという課
題を解決するものであり、その目的とするところは、配
設スペースの形状に影響を受けることなく、実装密度を
向上することが可能な面実装部品で構成された論理回路
を提代しようとするものである。

［発明の構成］（課題を解決しようとする手段）この発明は、」二足課題を解決するために、入力端にそ
れぞれ第１、第２の入力信号が供給され、制御信号入力
端が共通接続された第１、第２のトランジスタが収容さ
れた第１の超小型外囲器部品と、前記第１、第２のトラ
ンジスタの制御信号入力端に接続され、バイアス電流を
供給するチップ抵抗と、前記第１、第２のトランジスタ
の出力端に制御信号入力端が接続され、前記第１、第２
の入力信号の論理出力を得る第３のトランジスタが収容
された第２の超小型外囲器部品とを設けている。

（作用）すなわち、この発明は、第１の超小型外囲器部品に収容
され、制御信号入力端が共通接続された第１、第２のト
ランジスタの入力端に第１、第２の入力信号を供給し、
これら第１、第２のトランジスタの制御信号入力端にバ
イアス電流を供給するチップ抵抗を接続し、第２の超小
型外囲器部品に収容された第３のトランジスタの制御信
号入力端を第１、第２のトランジスタの出力端に接続し
て、第１、第２の入力信号の論理出力を得ることにより
、集積回路と同等のスペースによって論理回路を構成す
ることができるとともに、集積回路のように定形のスペ
ースを必要とすることなく、任意の形状のスペースに回
路を配設することができ、実装密度を一層向上すること
ができる。

（実施例）以下、この発明の一実施例について図面を参照して説明
する。

第１図は、論理回路を示すものである。この論理回路は
、回路基板ＰＣＢ上に配設された面実装部品としての第
１、第２の超小型外囲器トランジスタ（以下、ミニモー
ルド・トランジスタと称す）Ｍｌ、Ｍ２と、チップ抵抗
Ｒ５電源パターンｃｐ。

ＧＰ、入出カバ９−ンＡ　Ｉ　Ｐ、　Ｂ　Ｉ　Ｐ、　Ｏ
Ｐ、　コれらパターンＣＰ、ＣＰ、Ａ　Ｉ　Ｐ％Ｂ　Ｉ
　Ｐ％ＯＰと前記第１、第２のミニモールド拳トランジ
スタＭ１、Ｍ２およびチップ抵抗Ｒを接続する複数のリ
ード・パターンＬＰ、およびランド・パターンＬＡＰと
から構成されている。

前記チップ抵抗Ｒとしては、例えば２１２５形チツプ抵
抗があり、このチップ抵抗の大きさは、２、Ｏａｖ　Ｘ
　１．２５ａｍ程度である。

第２図は、上記第１のミニモールド・トランジスタＭ１
の構成を示すものである。この第１のミニモールド・ト
ランジスタＭ１は５ピンのミニモールド・トランジスタ
であり、この第１のミニモールド・トランジスタＭ１に
は、ベースが共通接続されたＮＰＮ型の第１、第２のト
ランジスタＱ１、Ｑ２が収容されている。

第３図は、上記第２のミニモールド・トランジスタＭ２
の構成を示すものである。この第２のミニモールド・ト
ランジスタＭ２は３ピンのミニモールド・トランジスタ
であり、この第２のミニモールド争トランジスタＭ２に
は、ＮＰＮ型の第３のトランジスタＱ３が収容されてい
る。この第２のミニモールド・トランジスタＭ２のモー
ルド部の外形寸法は、第２図に示す第１のミニモールド
・トランジスタＭ１と同様である。

第４図は、第１図の等価回路を示すものであり、第１図
と同一部分には、同一符号を付す。この等価回路は、Ｔ
ＴＬ型の論理回路となっており、第１、第２のトランジ
スタＱ１、Ｑ２のエミッタには入カバターンＡＩＰＳＢ
ＩＰがそれぞれ接続され、これら第１、第２のトランジ
スタＱ１、Ｑ２の共通接続されたベースは、チップ抵抗
Ｒを介して電源Ｖｃｃに接続されている。また、第１、
第２、のトランジスタＱｌ、Ｑ２のコレクタには、第３
のトランジスタＱ３のベースが接続されている。

この第３のトランジスタＱ３のエミッタは設置され、コ
レクタは出カバターンＯＰに接続されている。

尚、チップ抵抗Ｒの定数は１０にΩが代表的である。回
路の電源は、１ｖ以上の電圧であればよい。

上記構成において、出カバターンＯＰには、入カバター
ンＡＩＰ、ＢＩＰに供給された入力信号のＮＡＮＤ出力
が得られる。

第１図に示す論理回路の各パターンおよび部品は、１／
１０インチの格子点に配設している。即ち、同図中“＋
２印の相互間距離が１／ｌＯインチ（２，５４＋ｎｍ）
となっており、この電圧比較回路は、約７７ｍｌ１１２
の面積に配設されている。したがって、集積度の目安と
して、３０ｃ＋＊角の回路基板上に１０００ゲートのＮ
ＡＮＤ回路を配設することができることとなる。

次に、第１図に示す電圧比較回路の製造方法について説
明する。

回路基板の製造方法としては、リフロー半田方式と、フ
ロー半田方式等がある。

先ず、リフロー半田方式について説明する。この場合、（１）　予めパターンが形成された回路基板を用意する
。

（２）　回路パターンのランド・パターンにクリーム半
田を塗布する。

（３）　クリーム半田上に部品のリード（電極）が乗る
ように、ミニモールド・トランジスタ、およびチップ部
品を配設する。

（４）リフロー炉内でクリーム半田を溶融、固化し、ミ
ニモールド・トランジスタ、およびチップ部品をパター
ンに固着する。

次に、フロー半田方式について説明する。この場合、（１）　予めパターンが形成された回路基板を用意する
。

（２）　部品の装着位置に部品を仮止めする接着剤を塗
布する。

（３）　接若剤上にミニモールド・トランジスタ、およ
びチップ部品を配設する。

（４）　紫外線硬化炉において接着剤を硬化し、ミニモ
ールド・トランジスタ、およびチップ部品を基板上に固
着する。

（５）　フロー半田漕に回路基板を浸し、ランド・パタ
ーンとミニモールド・トランジスタ、およびチップ部品
とを半田によって固着する。

上記フロー半田方式においては、ミニモールドトランジ
スタＭ１、Ｍ２は、第１図に示す如く、長平方向に沿っ
て配設し、ミニモールド・トランジスタＭ１、Ｍ２の各
リード端子が互いに隣接しないように配設するほうがよ
い。

即ち、第５図に示す如く、ミニモールド・トランジスタ
Ｍ１、Ｍ２の各リード端子を互いに隣接して配設した場
合、半田ＳＬＤが表面張力によってミニモールド・トラ
ンジスタＭｌ、Ｍ２の相互間に侵入せず、リード端子お
よびランド・パターンに付着しないことがあるからであ
る。

上記実施例によれば、ミニモールド・トランジスタＭｌ
、Ｍ２、およびチップ抵抗Ｒを用いて論理回路を構成す
ることにより、集積回路によって構成された論理回路を
配設する場合と同等の面積によって論理回路を構成する
ことができるものである。

しかも、ミニモールド・トランジスタＭ１、Ｍ２、およ
びチップ抵抗Ｒを使用することにより、回路基板の空き
スペースに論理回路を配設することができるため、集積
回路によって構成された論理回路を配設する場合のよう
に、正方形あるいは長方形状のスペースを確保する必要
がなく、任意の形状のスペースに論理回路を配設するこ
とができ、従来に比べて一層、実装密度を向上すること
ができるものである。

また、面実装部品によって論理回路を構成することによ
り、大きな集積度の回路基板でも部品を自動機で回路基
板に装着することができるため、大幅な省力化が可能で
ある。

尚、この発明は上記実施例に限定されるものではなく、
この発明の要旨を変えない範囲において、種々変形実施
可能なことは勿論である。

［発明の効果］以上、詳述したようにこの発明によれば、第１の超小型
外囲器部品に収容され、制御信号入力端が共通接続され
た第１、第２のトランジスタの入力端に第１、第２の入
力信号を供給し、これら第１、第２のトランジスタの制
御信号入力端にバイアス電流を供給するチップ抵抗を接
続し、第２の超小型外囲器部品に収容された第３のトラ
ンジスタの制御信号入力端を第１、第２のトランジスタ
の出力端に接続して、第１、第２の入力信号の論理出力
を得ることにより、集積回路と同等のスペースによって
論理回路を構成することができるとともに、集積回路の
ように定形のスペースを必要とすることなく、任意の形
状のスペースに回路を配設することができ、実装密度を
一層向上することが可能な面実装部品で構成された論理
回路を提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図、第
３図はそれぞれ第１図の要部を取出して示す構成図、第
４図は第１図の等価回路図、第５図は部品の配設方向と
半田の関係を説明するために示す図である。ＰＣＢ・・・回路基板、ＡＩＰＳＢＩＰ・・・入力端子
、ＯＰ・・・出力端子、Ｍｌ、Ｍ２・・・ミニモールド
・トランジスタ、Ｒ・・・チップ抵抗、ＣＰ、ＧＰ・・
・電源パターン、ＬＰ・・・リード拳パターン、ＬＡＰ
・・・ランドψパターン。出願人代理人　弁理士　鈴江武彦ＣＢ第２図第１図第３図

Claims

【特許請求の範囲】　入力端にそれぞれ第１、第２の入力信号が供給され、
制御信号入力端が共通接続された第１、第２のトランジ
スタが収容された第１の超小型外囲器部品と、前記第１、第２のトランジスタの制御信号入力端に接続
され、バイアス電流を供給するチップ抵抗と、前記第１、第２のトランジスタの出力端に制御信号入力
端が接続され、前記第１、第２の入力信号の論理出力を
得る第３のトランジスタが収容された第２の超小型外囲
器部品と、を具備したことを特徴とする面実装部品で構成された論
理回路。