JPH02184088A - ジョセフソン論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はＡＣ電ｇ駆動方式のジョセフソン論理回路の構
成に係り、特に高速クロックで動作し、高集積度を有す
るジョセフソンＬＳＩに適用して好適なジョセフソン論
理回路への電源供給方式に関する。

［従来の技術］ ジョセフソン素子は電流駆動の素子であり、１素子の駆
動に数百μＡ程度の交流電流を必要とする。素子間の信
号伝搬遅延を抑えるために、素子及び回路を超電導グラ
ンドプレーン上に形成し、信号配線の終端箇所を配線の
特性インピーダンスに等しい整合抵抗を介してグランド
プレーンに接続する方法が用いられる。こうすると出力
電流の帰路電流をグランドプレーンに流すことができる
ので、配線遅延を最小に抑えるとともに配線占有面積を
減らすことが可能になる。この場合、同一のグランドプ
レーン上形成したジョセフソン素子には並列に交流電流
を供給する必要がある。このような交流電流供給法の一
例が、ピー・シー・アーネット、アンド　デー・ジェー
・ヘレル；１ルギュレーテッド　ニーシー　パワー　フ
ォー　ジョセフソン　インターフェロメタ−ラッチング
ロジック　サーキッツ、″アイ　イー　イー　イー　ト
ランズアクション　オン　マグネティックス　エム　ニ
ー　ジー　１５巻、第１号、１９７９年１月、第５５４
頁から第５５７頁ＣＰ、　Ｃ。

Ａｒｎｅｔｔ　　ａｎｄ　　Ｄ、　　Ｊ−Ｈｅｒｒｅｌ
ｌ　　；　　　”Ｒｅｇｕｌａｔｅｄ　　ＡＣＰｏｗｅ
ｒ　　ｆｏｒ　　Ｊｏｓｅｐｈｓｏｎ　　Ｉｎｔｅｒｆ
ｅｒｏｍｅｔｅｒ　　ＬａｔｃｈｉｎｇＬｏｇｉｃ　Ｃ
１ｒｃｕｉｔｓ、”　ＩＥＥＥ　Ｔｒａｎｓ、　ｏｎ　
Ｍａｇｎｅｔｉｃｓ。

Ｖｏｌ、　ＮＡＧ−１５，Ｎａｌ、　Ｊａｎｕａｒｙ　
１９７９．　ｐｐ、５５４−５５７）に詳細に示されて
いる。同文献においては、第２図に示すように、ＬＳＩ
チップ外の超電導実装基板上に設けられたトランスで入
力電流を１６倍に増加し、チップ上の電源バスとグラン
ドプレーンの間には接合面積の大きいジョセフソン接合
を直列に接続したレギュレータが挿入されており、ジョ
セフソン接合のギャップ電圧を利用して電源バス電圧を
低い一定の値に維持する技術が用いられている。

尚、第２図において、２０１はトランス、２０２はＬＳ
Ｉチップ、２０３はＬＳＩチップ２０２が搭載されるカ
ードを示す。また２０４はＬＳＩチップ２０２とカード
２０３との接続部、２０５はＬＳＩチップ２０２上のレ
ギュレータ、２ｏ６はカード２０３への交流電源供給端
子、２０７は交流電源能動ジョセフソン論理回路、２０
８はカード２０３の入出力信号端子である。

［発明が解決しようとする課題］ このようなトランスを用いた交流電源供給法は、外部か
ら交流電流を供給する交流電流源が発生すべき電流を所
定の周波数帯域において低減できるという大きな特長を
有する。しかし、次の２つの問題点が残留している。す
なわち、（１）トランスの負荷は抵抗成分を有するので
電流変換のできる帯域に下限と上限がある。（２）ＬＳ
Ｉチップの入力端子部では、例えばＬＳＩチップの１１
度が数にゲートに及ぶような場合、ＩＡ以上にも達する
交流電流が流れている。この交流電流の周波数はクロッ
クの高周波であり、チップとそれを搭載する実装基板（
パッケージまたはカード、ボード等）との間の接続部に
インダクタンス成分があるとそこで強い磁場を発生し、
他の入出力端子接綾部との間にクロストークを生じてし
まう。

本発明の目的は、帯域制限のない、交流電流源の供給電
流低減法を提供するとともに、ＬＳＩチップの接続端子
部に流れる交流電流振幅も低減するようなジョセフソン
論理回路の構成を提供する。

［課題を解決するための手段］ 上記目的を解決するために本発明においては。

ＬＳＩチップの中の回路を相互に電気的にＭａされた回
路群に分割する。このような分割は磁束結合型ジョセフ
ソン素子を用いれば実現可能である。

そして各回路群を電源端子からみて直列に接続し、外部
から入力される交流電源端子が各回路群内を１回ずつ経
由して接地点に至るような構成とする。

［作用コ 各回路群に直列に交流電源電流が供給されるので、外部
から入力する交流電源電流振幅は回路群の個数分の１だ
けに低減される。またこの供給方法においては周波数的
には下限を与える要素はなく、直流帯域から使用可能で
ある。

［発明の実施例］ 以下、本発明の一実施例を第１図により説明する。同図
で１０１はジョセフソンＬＳＩチップ、１０２〜１０５
は相異なるグランドプレーン上に形成された回路群であ
る。１０６は各回路群の間のグランドプレーン溝部であ
る１回路群１０２内には２つの交流電源端子１１１と１
１２があり。

交流電源端子１１１には電源バス１１３が、交流電源端
子１１２には電源バス１１４がそれぞれ接続されている
。電源バスとグランドプレーンの間には給電抵抗１１７
とジョセフソン素子１１８を直列接続した枝が多数個並
列に設けられている。

そして電源バス上の枝が接続している個所よりは交流電
源端子１１１，１１２に近い側の位置で、電源バスとグ
ランドプレーンの間にレギュレータ１１５が接続されて
いる。そして電源バス上のレギュレータ１１５が接続し
ている個所よりはさらに交流電源端子１１１，１１２に
近い側でダミー抵抗１１６が電源バスとグランドプレー
ンの間に接続されている。

レギュレータ１１５は、接合面積が電源バス１１３また
は１１４から供電されているジョセフソン素子に含まれ
るジョセフソン接合の面積の総和よりも大きいジョセフ
ソン接合を偶数個直列接続したものである。

他の回路群１０３〜１０５も第１の回路群１０２と同様
の構造を有している。第１の回路群１０２の第１の交流
電源端子１１１はＬＳＩチップ１０１の交流電源入力端
子１２７に接続され、同端子１２７には外部交流電ｇ１
３２が接続されている。第１の回路群１０２の第２の交
流電源入力端子１１２は、第２の回路群１０３の第１の
交流電源入力端子１２１に配線１０７により接続されて
いる。第２の回路群１０３の第２の交流電源入力端子１
２２は、第３の回路群１０４の第１の交流電源入力端子
１２３に配ｆｉ１０８により接続される。以下同様に第
ｎの回路群１０５の第１の交流電源入力端子１２５は第
（ｎ−１）の回路群の第２の交流電源入力端子に接続さ
れている。第ｎの回路群１０５の第２の交流電源入力端
子１２６はＬＳＩチップ１０１の接地端子１２８に接続
されている。

各回路群間の信号の伝達は信号配線の引き回しによって
行なわれる。第１の回路群１０２から第２の回路群１０
３に信号を伝える配線１３３は、第１の回路群１０２上
のジョセフソン接合１１９から発して第２の回路群１０
３にわたり、第２の回路群１０３上の磁束結合型ジョセ
フソン素子１２０に磁束結合により信号を伝えた後、第
１の回路群１０２にもどって、終端抵抗１３４を経て第
１の回路群１０２のグランドプレーンに接続される。こ
のように第１の回路群１０２と第２の回路群１０３の間
で信号伝達は行なわれるが、電気的には配線１０７以外
では一切接触していない。

すなわち第１の回路群１０２の第１の電源入力端子１１
１に入力される交流電源電流は高周波においては若干の
位相の遅れはあるものの殆んどそのまま第２の電源入力
端子１１２に現われる。そして第２の回路群１０３への
電源入力となる。

各電源バスに接続される、給電抵抗１１７とジョセフソ
ン素子１１８を直列接続した枝の個数は等しいことが望
ましい。レギュレータ１１５は各回路群で共通の形状・
特性を有する。そうすると任意の回路群内のジョセフソ
ン素子１１８には同じ値の電源電流が供給される。しか
し、各電源バスに接続される枝の数を均等にそろえるこ
とはゲートアレー等の規則的な構造でない場合には極め
て困難である。このためダミー抵抗１１６によりレギュ
レータに対する負荷を調整し、最終的に各ジョセフソン
素子１１８への給電電流が均等になるようにする。

第３図には信号配線１３３がグランドプレーン溝１０６
を横切る部分の構造を示す。同図で３０１は第１の回路
群１０２のグランドプレーン、３０２は第２の回路群の
１０３のグランドプレーンで、その間の溝１０６ではシ
リコン基板表面が露出している。両グランドプレーン間
の配線は、第１図に示すように、第１の回路群１０２か
ら第２の回路群１０３に向う配線１３５と、逆に第２の
回路群１０３から第１の回路群１０２に向う配線１３６
とからなっているが、グランドプレーン溝越え部におい
ては、後者が第１の配線層３０４として構成され、前者
が第２の配線層３０３として構成される。両者はグラン
ドプレーンに鉛直な方向に縦に積み重ねられている。す
なわち配線１３５の配線層３０３が配線１３６の配線層
３０４の上に重畳する型となる。グランドプレーンの磁
気シールド効果は、溝部１０６では途切れてしまう。

このためもし配線１３５と１３６が積み重なっていない
と外来の雑音電磁場が配線１３３の形成するループと鎖
交し、誘電雑音を生じるおそれがあり、ジョセフソン素
子１２０に誤った信号が伝えられる可能性がある。

ここでグランドブレーン溝越部における配線遅延につい
て第４図により説明する。第１の回路群内のジョセフソ
ン素子１１９から発して第２の回路群内のジョセフソン
素子１２０に至る信号配線は第１の回路群のグランドプ
レーン上の部分Ω工と第２の回路群のグランドプレーン
上の部分Ｑ、２とに分けて考えられる。グランドプレー
ン溝部１０６の幅は数μｍ程度と小さくてよいので、こ
の部分の直接の配線遅延は考えなくてよい。さらにジョ
セフソン素子１２０から第１の回路群上に設けられた終
端抵抗１３４にもどる配線１３６の部分をＱ３とする。

ジョセフソン素子１１９から１２０への伝搬遅延は、単
なるＱ工＋Ｑ２分の配線遅延ではない。すなわち０１の
部分とＱ２の部分ではグランドプレーンが途切れている
ためインピーダンスが連続ではない。このため配線１３
５からジョセフソン素子１２０に到来した信号は、さら
に配線１３６を往復した反射波がもどってこないと定常
値にならない。このためジョセフソン素子１１９と１２
０の間の配線遅延はＱ工＋Ｑ、＋２Ｑ、となるのである
、このため、Ｑ、の距離を極力短縮することが重要であ
る。

第５図には上記配線遅延を短縮するためのバッファ回路
の使用法を示す。第１の回路群１０２からの出力信号５
０５は第２の回路群１０３上に設けられたバッファ回路
５０１内のジョセフソン素子５０２に磁束結合により信
号を伝達した後、第１の回路群１０２の終端抵抗５０６
を介して同回路群のグランドプレーンに接続される。同
図で５０４は電源バス、５０３はそこからジョセフソン
素子５０２に電源電流を供給する給電抵抗である。バッ
ファ回路５０１には、このようなジョセフソン素子５０
２が必要な信号本数分だけ並列に並べられている。この
バッファ回路は、グランドプレーン溝１０６の直近に設
けられており、第４図のＱ２．Ｑ、に相当する配線遅延
を短くする上で有効である。

［発明の効果］ 本発明によれば、外部端子から供給する交流電源電流の
値が分割した回路群の個数分の１だけに減少するので、
外部の交流電源の出力が小さくてすむと同時に、チップ
と実装基板（パッケージ。

カード、ボード等）との間の端子接続部におけるクロス
トークを低減できる効果がある。

【図面の簡単な説明】 第１図は１本発明の実施例によるジョセフソン論理回路
の全体構成を示す図、第２図はジョセフソン集積回路チ
ップへの交流電源の供給方式の従来例を示す図、第３図
は本発明の実施例による回路群間の信号配線接続方式を
示す図、第４図は回路群間の信号配線の回路図、第５図
は回路群間の信号配線で使用するバッファ回路の構成を
示す図である。 １０１・・ＬＳＩチップ、１０２〜１０５・・・回路群
、１１１．１１２，１２１〜１２６・・・交流電源入力
端子、１１５・・・レギュレータ、１１６・・・ダミー
抵抗、１２７・・・ＬＳＩチップの交流電源入力端子、
１２８・・・ＬＳＩチップの接地端子、１３２・・・外
部交流電源。

Claims (1)

1. 【特許請求の範囲】 １、ジョセフソン素子を含んだ回路ブロックを複数個有
   するジョセフソン論理回路であって、上記各回路ブロッ
   クは第１および第２の端子と、上記第１の端子に接続さ
   れた電源バスと、上記第２の端子に接続された超電導グ
   ランドプレーンと、上記電源バスと上記超電導グランド
   プレーンとの間に設けられた給電抵抗とジョセフソン素
   子との直列体を複数個有し、上記複数の回路ブロックは
   上記第１および第２の端子を介して順次直列に接続され
   てなり、上記ジョセフソン論理回路に供給される交流電
   源電流が上記各々の回路ブロック内を一回ずつ経由して
   接地点に至ることを特徴とするジョセフソン論理回路２
   、請求項１において、第１の回路ブロックの第１および
   第２の端子のうちの一方に交流電流源を接続し、第１の
   回路ブロックの第１および第２の端子のうちの他方に第
   ２の回路ブロックの第１および第２の端子のうちの一方
   を接続し、第２の回路ブロックの第１および第２の端子
   のうちの他方を第３の回路ブロックの第１または第２の
   端子に接続し、以下同様に第ｎの回路ブロックまで接続
   し、第ｎの回路ブロックの第１または第２の端子のうち
   第（ｎ−１）の回路ブロックに接続していない方の端子
   を接地することにより、ｎ個の回路ブロックに直列に交
   流電源を供給することを特徴とするジョセフソン論理回
   路。 ３、請求項１において、第ｉ番目の回路ブロックから、
   第ｉ番目の回路ブロックのグランドプレーンと直接には
   接続されていないグランドプレーン上に形成された第ｊ
   番目（ｉ≠ｊ）の回路ブロックに至る信号配線が、第ｉ
   番目の回路ブロックから発して第ｊ番目の回路ブロック
   内のジョセフソン素子に磁束結合により信号伝達を行っ
   た後、第ｉ番目の回路ブロックにもどって終端抵抗を経
   てグランドプレーンに接続されることを特徴とするジョ
   セフソン論理回路。 ４、請求項３において、上記第ｉ番目の回路ブロックの
   グランドプレーンと上記第ｊ番目の回路ブロックのグラ
   ンドプレーンの間の配線は、上記両グランドプレーンの
   間の溝部分を横切る形で形成され、かつ上記両グランド
   プレーンとは異なる第１及び第２の超電導信号配線層か
   らなり、上記第１及び第２の超電導信号配線層は上記両
   グランドプレーンに垂直な方向に縦に積重なる形で配線
   が配置されており、下側の第１の配線層の配線と、上側
   の第２の配線層の一方が第ｉ番目の回路ブロックを発し
   て第ｊ番目の回路ブロックに向う配線として、他方が第
   ｊ番目の回路ブロックから第ｉ番目の回路ブロックに戻
   る配線として使用されていることを特徴とするジョセフ
   ソン論理回路。