JPH02209014A - 同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は入力周波数Ｋに同期するディジタルＰＬＬ回路
を持ち、周波数に−（Ｋ−≠になる同期信号を発生する
ことができるようにしたジッタの少ない同期回路に関す
る。

（従来の技術） ある発振周波数の基準信号（以下、原振と称する）を所
望の分周比で分周し、前記原振に同期した分周信号を得
る必要が多々ある。特に通信や制御の分野では、同期外
れ等を防止したり、精度を維持する上でこのような同期
信号を必要とする。

ところで、今、原振［ｔ、１４４　Ｍ）Ｉｚから　８　
Ｋ！Ｉｚを得る一分周率１／　（２４Ｘ３）のディジタ
ルＰＬＬ　　（）ニーズロックドループ）回路の当該８
　Ｋ１１ｚ出力に同期した３１１．４　Ｈ）ｚの同期出
力信号を発生する同期回路を考えてみる。

原振６．１４４　Ｍｌｌｚより３８．４　Ｋ１１ｚに変
換するには１／　（２５Ｘ５）分周すれば良いが、ディ
ジタルＰＬＬ回路の前記８　Ｋ１１ｚ出力に同期した３
８．４　Ｋ１１ｚの同期出力信号を発生する回路の場合
、従来は第３図に示すように、原振Ｂ、１４４　ＭＨｚ
を入力信号１とするディジタルＰＬＬ回路１０の８　Ｋ
Ｈｚ出力を１１５分周する第１の分周回路２０に通して
１．８　Ｘ）Ｉｚのすセットパルス４を作り、このリセ
ットパルス４で原振６．１４４　ＭＨｚの入力信号１を
１／　（２’　Ｋ５）分周する第２の分周回路３０をリ
セットするようにし、これにより前記ＰＬＬ回路ｌＯの
８　ｋｌｌｚ出力に同期する目的の３８．４　ＫＨｚを
第２の分周回路３０から出力クロック５として得るよう
にしていた。

しかしながら、前記のディジタルＰＬＬ回路１０が自己
の出力クロック３である８　ｋＨｚ毎にその時点での誤
差に応じ原振８．１４４　ＭＨｚ−周期分の増減制御を
行うものであれば、第１の分周回路２０はディジタルＰ
ＬＬ回路１０の出力である８　ｋＨｚを１１５分周して
いるので、その出力は８．１４４　Ｍ）Ｉｚの最大５周
期分の増減を持つことになり、それをリセット入力とす
る第２の分周回路３０の出力は６．１４４Ｍ１ｌｚの最
大５周期分の増減（ジッダ）を持つことになると云う不
具合がある。

（発明が解決しようとする課題） 上述のようにディジタルＰＬＬ回路を用い、その出力に
同期した所望の分周出力を得る場合、従来例の構成では
出力周波数に対して同期をかけるパルスはディジタルＰ
ＬＬ回路の出力を更に分周したものを使用するので、目
的の出力周波数に対する同期はディジタルＰＬＬ回路の
出力の同期に対して数周期に１回しかないので、リセッ
トにおける歪みが大きく、ジッタが大きくなると云う問
題点があった。

そこで、この発明の目的とするところは、ジッタを小さ
くできて精度の良い分周同期出力を得ることができるよ
うにした同期回路を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 上記目的を達成するため、本発明は次のように構成する
。すなわち、所望の原振周波数を分周して所望の周波数
の信号を得るディジタルＰＬＬ回路を用い、前記原振周
波数を分周して前記ディジタルＰＬＬ回路の出力に同期
した第２の所望周波数の出力を得る主分周手段とを有し
た同期回路において、前記第２の所望周波数の整数分の
１の倍数の周波数となる前記ディジタルＰＬＬ回路の中
間分周出力を前記第２の所望周波数の整数分の１に分周
し、リセットパルスを得て前記主分周手段に与えるリセ
ット出力用分周手段を設けて構成する。

（作　用） このような構成の本装置は、前記原振周波数を主分周手
段により分周して前記ディジタルＰＬＬ回路の出力に同
期した第２の所望周波数の出力を得るが、前記ディジタ
ルＰＬＬ回路の出力に同期させるに当り、該ディジタル
ＰＬＬ回路の出力を元にリセット信号を発生させて主分
周回路をリセットする。このリセット信号は前記第２の
所望周波数の整数分の１のリセットパルスとすべく、前
記第２の所望周波数の整数分の１の倍数の周波数となる
前記ディジタルＰＬＬ回路の中間分周出力を用い、これ
をリセット出力用分周手段に与えて前記第２の所望周波
数の整数分の１に分周し、リセットパルスとする。この
リセット出力用分周手段により発生した前記第２の所望
周波数の整数分の１のリセットパルスにて前記主分周手
段をリセットするので、前記主分周手段の出力は前記デ
ィジタルＰＬＬ回路の出力に同期させることができ、し
かも、主分周手段のリセットは前記ディジタルＰＬＬ回
路の中間分周出力を得て、これを所望分周するリセット
出力用分周手段により得ているので、前記ディジタルＰ
ＬＬ回路の補正周期内でリセットすることから、当該周
期の数倍以上の周期でリセットする従来方式と違い、大
幅にジッタを縮減できるようになる。

（実施例） 以下、本発明の一実施例について図面を参照して説明す
る。尚、ここでは従来例と対比するために、原振６．１
４４　ＭＨｚから　８　Ｋ１１ｚを得る分周率１／　（
２４Ｋ３）のディジタルＰＬＬ　　（フェーズロックド
ループ）回路の当該８ＫＨｚ出力に同期した３８．４に
ｌｌｚの同期出力信号を発生する同期回路を考えてみる
。本装置はディジタルＰＬＬ回路の最終出力を分周して
リセット信号とするのではなく、ディジタルＰＬＬ回路
の分周の途中の出力を利用してこれを分周回路で分周し
、前記リセットパルスを生成することで前記問題点を解
決している。例えば、従来技術の例の場合、１／　（２
５Ｘ３）分周したところから１７５分周して１２．８　
ｋＨｚのパルスを作り、１／　（２５Ｘ５）分周回路を
リセットする。

具体的に説明する。第１図は本発明の構成例を示すブロ
ック図であり、図においてｌＯａはディジタルＰＬＬ回
路であり、原振［ｉ、１４４　Ｍｌｌｚの入力信号１を
１／　（２８Ｘ３）分周して８　ｋＨｚ同期入力信号２
に同期した８　ｋｌｌｚクロック３を出力するものであ
る。この８　ｋｔｌｚクロック３出力が８　ｋｌｌｚｌ
ｌ式力信号２となる。

また、２０はこのディジタルＰＬＬ回路１０ａの出力の
途中の出力である１／　（２４Ｘ３）分周の中間クロッ
ク６を１１５分周して１２．８　ｋＨｚのリセットパル
ス４を出力する第１の分周回路、３０は前記原振を１／
　（２５Ｘ５）分周して目的の出力クロック５を発生す
る第２の分周回路であり、この第２の分周回路３０は前
記第１の分周回路２０の出力するリセットパルス４によ
りリセットされる構成としである。

第２図は上記ディジタルＰＬＬ回路１０ａの概略的な構
成を示すブロック図であり、１１はＰＬＬ制御回路、１
２及び１３は分周回路である。分周回路１２及び１３は
原振Ｂ、１４４　Ｍｌｌｚから８　ｋｌｌｚを得るため
の分周を行うためのもので、ここでは分周回路１２は便
宜的に上段分周段、１３は下段分周段としてあり、分周
回路１２の出力は入力信号１である原振Ｂ、１４４Ｍ１
ｌｚを１／　（２８ｘ３）分周する途中段階での分周段
であり、１／　（２５Ｘ３）分周してｇ　ｋｌｌｚの８
倍の６４　ｋＨｚの出力（中間クロック６）を得るもの
であり、下段分周段の分周回路１３はこの分周回路１２
の出力を８分周して８　ｋＨｚの出力クロック３を発生
するものである。ＰＬＬ制御回路１１はこれら分周回路
１２．１３を８　ｋＨｚ毎に誤差に応じ、１周期分増減
修正する制御を行う。

次に上記構成の本装置の作用を説明する。このような構
成において、ディジタルＰＬＬ回路１０ａは出力クロッ
ク３のフィードバックである　８　ｋｌｌｚの同期入力
信号２に同期して動作し、入力される原振８．１４４　
Ｍｌｌｚから　８　ｋｌｌｚのクロック３を生成してい
るが、当該ＰＬＬ回路１０ａはディジタル回路で構成さ
れているので、第２図に示すように、１／（２８Ｘ３）
分周の途中段の１／　（２５ｘ３）分周段（分周回路１
２）から８４　ｋＨｚの中間クロック６を取出せる。

１１５分周する第１の分周回路２０はその８４　ｋｌｌ
ｚの中間クロック６を１１５分周して１２．８　ｋｌｌ
ｚのリセットパルス４を出力する。そして、１／（２５
Ｘ５）分周する第２の分周回路３０は原振８．１４４　
ＭＨｚなる入力信号１から３８．４　ｋＨｚのクロック
信号５を生成するが、前述の１２．８　ｋｌ（ｚのリセ
ットパルス４でリセットされ、前記８　ｋｌｌｚの同期
入力信号２に同期する。

ここでディジタルＰＬＬ回路１０ａは同期入力信号２の
周波数である８　ｋｌｌｚ毎に原振８．１４４　Ｍｌｌ
ｚ　一周期分の増減を行うものであれば、途中の（ｉ４
　ｋｌｌｚのクロック６も同様である。従って、そのｆ
３４　ｋｌ！ｚのクロック６を１１５分周して得た１２
．８　ｋｌｌｚのリセットパルス４も８　ｋｌｌｚ程度
の割合で原振６．１４４旧！２一周期分の増減がある。

原振６．１４４　Ｍｌｌｚから３８．４　ｋｌｌｚを生
成する第２の分周回路３０には第１の分周回路２０の出
力である１２．８　ｋｌｌｚの°リセットパルス４が入
力され、リセットされるから、この第２の分周回路３０
の出力である３８．４　ｋｌｌｚも　８　ｋｌｌｚ程度
の割合で原振［ｉ、１４４　Ｍ！ｌｚ−周期分の増減が
ある。そのため、上述の例では出カシツタ幅を従来の１
１５に減少することができるようになる。

このように本発明は所望の原振周波数を分周して所望の
周波数の信号を得るディジタルＰＬＬ回路を用い、前記
原振周波数を分周して前記ディジタルＰＬＬ回路の出力
に同期した第２の所望周波数の出力を得る主分周手段と
を有した同期回路において１．前記第２の所望周波数の
整数分の１のリセットパルスを得るべく、前記ディジタ
ルＰＬＬ回路の中間分周出力を得て、これを所望分周す
るリセット出力用分周手段を用いて構成したものであり
、このリセット出力用分周手段により前記第２の所望周
波数の整数分の１のリセットパルスを発生して前記主分
周手段をリセットするようにしたので、前記主分周手段
の出力は前記ディジタルＰＬＬ回路の出力に同期させる
ことができ、しかも、主分周手段のリセットは前記ディ
ジタルＰＬＬ回路の中間分周出力を得て、これを所望分
周するリセット出力用分周手段により得ているので、前
記ディジタルＰＬＬ回路の補正周期内でリセットするこ
とから、当該周期の数倍以上の周期でリセットする従来
方式と違い、大幅にジッタを縮減できるようになる。

尚、本発明は上記し且つ、図面に示す実施例に限定する
こと無くその要旨を変更しない範囲内で適宜変形して実
施し得るものである。

〔発明の効果〕

以上の説明のように本発明によれば出カシツタ幅を大幅
に減少することができる同期回路を提供できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
ｐｂ路部の構成を示すブロック図、第３図は従来例を説
明するブロック図である。 １・・・入力信号（原振）、２・・・同期入力、３・・
・出力クロック、４・・・リセットパルス、５・・・出
力クロック、６・・・中間クロック、ｌＯａ・・・ディ
ジタルＰＬＬ回路、１２．１３，２０．３０・・・分周
回路。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 所望の原振周波数を分周して所望の周波数の信号を得る
   ディジタルＰＬＬ回路を用い、前記原振周波数を分周し
   て前記ディジタルＰＬＬ回路の出力に同期した第２の所
   望周波数の出力を得る主分周手段とを有した同期回路に
   おいて、 前記第２の所望周波数の整数分の１の倍数の周波数とな
   る前記ディジタルＰＬＬ回路の中間分周出力を前記第２
   の所望周波数の整数分の１に分周し、リセットパルスを
   得て前記主分周手段に与えるリセット出力用分周手段を
   設けて構成することを特徴とする同期回路。