JPH022173A - アナログスイッチ - Google Patents
アナログスイッチInfo
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- JPH022173A JPH022173A JP14657388A JP14657388A JPH022173A JP H022173 A JPH022173 A JP H022173A JP 14657388 A JP14657388 A JP 14657388A JP 14657388 A JP14657388 A JP 14657388A JP H022173 A JPH022173 A JP H022173A
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- analog switch
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- conductivity type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［目次］
概要
産業上の利用分野
従来の技術（第４〜６図）
発明が解決しようとする課題
課題を解決するための手段
作用
実施例
一実施例（第１〜３図）
拡張
発明の効果
［概要］
Ｓ／Ｈ回路やチョッパ型コンパレータ等に用いられるア
ナログスイッチに関し、 外部からの侵入電荷によるソース領域またはドレイン領
域の電圧変動を防止し、かつ、占有面（、′Ｌを狭くす
ることを目的とし、 導電型基板の表面部に該導電型と反対の導電型の２領域
を互いに離間して形成し、両領域間の該基板表面に絶縁
層を介してゲート電極を形成したアナログスイッチにお
いて、該反対導電型の該２領域の一方の領域で他方の領
域を囲んで構成し、さらに好ましくは、前記ゲート電極
上に絶縁層を介して導電性ンールド薄膜を配設し、該他
方の該反対導電型領域に接続される配線を、絶縁層を介
し該導電性ンールド薄膜の上方を通って該ゲート電極上
を横切るように配設して構成する。
ナログスイッチに関し、 外部からの侵入電荷によるソース領域またはドレイン領
域の電圧変動を防止し、かつ、占有面（、′Ｌを狭くす
ることを目的とし、 導電型基板の表面部に該導電型と反対の導電型の２領域
を互いに離間して形成し、両領域間の該基板表面に絶縁
層を介してゲート電極を形成したアナログスイッチにお
いて、該反対導電型の該２領域の一方の領域で他方の領
域を囲んで構成し、さらに好ましくは、前記ゲート電極
上に絶縁層を介して導電性ンールド薄膜を配設し、該他
方の該反対導電型領域に接続される配線を、絶縁層を介
し該導電性ンールド薄膜の上方を通って該ゲート電極上
を横切るように配設して構成する。
［産業上の利用分野］
本発明はＳ／８回路やチョッパ型コンパレータ等に用い
られるアナログスイッチに関する。
られるアナログスイッチに関する。
［従来の技術］
第４図に示すＳ／８回路において、アナログスイッチ１
のソースＳにアナログ電圧を供給し、ゲートＧの電位を
ロウレベルにしてアナログスイッチ１をオンにすると、
コンデンサ２の端子間電圧がソースＳとアース間の入力
電圧に等しくなり、次にゲートＧをハイレベルにすると
、このときの入力端子がコンデンサ２に保持される。図
中、３はボルテージホロアである。
のソースＳにアナログ電圧を供給し、ゲートＧの電位を
ロウレベルにしてアナログスイッチ１をオンにすると、
コンデンサ２の端子間電圧がソースＳとアース間の入力
電圧に等しくなり、次にゲートＧをハイレベルにすると
、このときの入力端子がコンデンサ２に保持される。図
中、３はボルテージホロアである。
このアナログスイッチ１は例えば第５図に示す如く、ｎ
型Ｓｉ基板４の表面部にｐ°拡故領域からなるソース領
域Ｓとドレイン領域りが互いに離間して形成され、ソー
ス領域Ｓとドレイン領域りの間のｎ型Ｓｉ基板４上にゲ
ート酸化膜５を介してゲートＧが堆積されて構成されて
いる。図中、ｐ型拡散領域６は他の回路素子の一部であ
って、ドレイン領域りの近くに形成されている。
型Ｓｉ基板４の表面部にｐ°拡故領域からなるソース領
域Ｓとドレイン領域りが互いに離間して形成され、ソー
ス領域Ｓとドレイン領域りの間のｎ型Ｓｉ基板４上にゲ
ート酸化膜５を介してゲートＧが堆積されて構成されて
いる。図中、ｐ型拡散領域６は他の回路素子の一部であ
って、ドレイン領域りの近くに形成されている。
このｎ型Ｓｉ基板４には＋側電源電圧ＶＤＤが印加され
ているが、ノイズ等によってｐ゛型拡散領域６の電圧Ｖ
ｈ’ Ｖ ＞ Ｖ Ｄｏとなると、ｐｎ接合を通って
ｐ゛型拡散領域６からｎ型Ｓｉ基板４へ正電荷７が侵入
する。この侵入正電荷７はｎ型Ｓｉ基板４中の空孔１こ
よって吸収されるが、侵入電荷量が多くなるとアナログ
スイッチｌのドレイン領域りまたはソース領域Ｓで吸収
され、コンデンサ２の保持電圧が変動する。
ているが、ノイズ等によってｐ゛型拡散領域６の電圧Ｖ
ｈ’ Ｖ ＞ Ｖ Ｄｏとなると、ｐｎ接合を通って
ｐ゛型拡散領域６からｎ型Ｓｉ基板４へ正電荷７が侵入
する。この侵入正電荷７はｎ型Ｓｉ基板４中の空孔１こ
よって吸収されるが、侵入電荷量が多くなるとアナログ
スイッチｌのドレイン領域りまたはソース領域Ｓで吸収
され、コンデンサ２の保持電圧が変動する。
次に、第６図に示すチョッパ型コンパレータでは、アナ
ログスイッチＩＡ、ＩＢ及びＩＣのゲートＧの電位をロ
ウレベルにしてこれらをオン状態にし、アナログスイッ
チＩＤのゲートＧの電位をハイレベルにしてこれをオフ
状態にすると、入力端子１１に印加される電圧に比例し
た電荷がコンデンサ１２に蓄えられ、かっ、インバータ
１４．１５がその後の入力に応じてハイレベル側または
ロウレベル側へ最も動作し易い状態にされる。次いでア
ナログスイッチＩＡ、ＩＢ及びＩＣのゲートＧの電位を
ハイレベルにしてこれらをオフ状態にし、アナログスイ
ッチＩＤのゲートＧをロウレベルにしてこれをオン状態
にすると、入力端子１６に印加されたサンプル電圧に応
じてコンデンサＩ２の蓄電量が変化し、これがインバー
タ１４で増幅されてコンデンサ１３の蓄電量が変化し、
さらにこれがインバータ１５で増幅されて比較結果が出
力端子１７に取り出される。
ログスイッチＩＡ、ＩＢ及びＩＣのゲートＧの電位をロ
ウレベルにしてこれらをオン状態にし、アナログスイッ
チＩＤのゲートＧの電位をハイレベルにしてこれをオフ
状態にすると、入力端子１１に印加される電圧に比例し
た電荷がコンデンサ１２に蓄えられ、かっ、インバータ
１４．１５がその後の入力に応じてハイレベル側または
ロウレベル側へ最も動作し易い状態にされる。次いでア
ナログスイッチＩＡ、ＩＢ及びＩＣのゲートＧの電位を
ハイレベルにしてこれらをオフ状態にし、アナログスイ
ッチＩＤのゲートＧをロウレベルにしてこれをオン状態
にすると、入力端子１６に印加されたサンプル電圧に応
じてコンデンサＩ２の蓄電量が変化し、これがインバー
タ１４で増幅されてコンデンサ１３の蓄電量が変化し、
さらにこれがインバータ１５で増幅されて比較結果が出
力端子１７に取り出される。
比較される基準電圧とサンプル電圧が略等しい場合には
、上記侵入電荷７により、特にアナログスイッチＩＩ３
，１ＧのソースＳの電位が変化すると、それぞれインバ
ータ１４．１５により増幅されるので、出力端子１７に
得られる比較結果に誤りが生ずることがある。
、上記侵入電荷７により、特にアナログスイッチＩＩ３
，１ＧのソースＳの電位が変化すると、それぞれインバ
ータ１４．１５により増幅されるので、出力端子１７に
得られる比較結果に誤りが生ずることがある。
このような保持電位の変動を避けるため、従来では、第
５図に於いてアナログスイッチ！の外周かつｎ型Ｓｉ基
板４の表面部にｐ゛拡散領域からなるコンタクトを形成
し、これに外部からの侵入電荷７を吸収させていた。
５図に於いてアナログスイッチ！の外周かつｎ型Ｓｉ基
板４の表面部にｐ゛拡散領域からなるコンタクトを形成
し、これに外部からの侵入電荷７を吸収させていた。
［発明が解決しようとする課：＆］
しかし、アナログスイッチ１の外周にコンタクトを形成
するので、占有面積が広くなり、高集積化が妨げられて
いた。
するので、占有面積が広くなり、高集積化が妨げられて
いた。
本発明の目的は、上記問題点に鑑み、外部からの侵入電
荷によるソース領域またはドレイン領域の電圧変動を防
止することができ、かつ占有面積を狭くすることができ
るアナログスイッチを提供することにある。
荷によるソース領域またはドレイン領域の電圧変動を防
止することができ、かつ占有面積を狭くすることができ
るアナログスイッチを提供することにある。
［課題を解決するための手段］
この目的を達成するために、本発明では、−導電型基板
の表面部に該導電型と反対の導電型の２領域を互いに離
間して形成し、両領域間の該基板表面に絶縁層を介して
ゲート電極を形成したアナログスイッチにおいて、該反
対導電型の該２領域の一方の領域で他方の領域を囲んで
いる。
の表面部に該導電型と反対の導電型の２領域を互いに離
間して形成し、両領域間の該基板表面に絶縁層を介して
ゲート電極を形成したアナログスイッチにおいて、該反
対導電型の該２領域の一方の領域で他方の領域を囲んで
いる。
さらに好ましい構成では、前記ゲート電極上に絶縁層を
介して導電性シールド薄膜を配設し、該他方の（内側の
）該反対導電型領域に接続される配線を、絶縁層を介し
該導電性シールド薄膜の上方を通って該ゲート電極上を
横切るように配設している。
介して導電性シールド薄膜を配設し、該他方の（内側の
）該反対導電型領域に接続される配線を、絶縁層を介し
該導電性シールド薄膜の上方を通って該ゲート電極上を
横切るように配設している。
［作用コ
外部からの侵入電荷は外側の反対導電型領域により吸収
されるので、このアナログスイッチを例えば第４図に示
すＳ／Ｈ回路に用いる場合には、内側の反対導電型領域
をコンデンサ２に接続することにより、コンデンサ２の
保持電圧をほぼ一定に保つことができる。
されるので、このアナログスイッチを例えば第４図に示
すＳ／Ｈ回路に用いる場合には、内側の反対導電型領域
をコンデンサ２に接続することにより、コンデンサ２の
保持電圧をほぼ一定に保つことができる。
また、外部からの侵入電荷を吸収することのみを目的と
したコンタクトをアナログスイッチ１の外周に設ける必
要がないので、専有面積を狭くすることができ、高集積
化が可能となる。
したコンタクトをアナログスイッチ１の外周に設ける必
要がないので、専有面積を狭くすることができ、高集積
化が可能となる。
さらに、内側の反対導電型領域の配線とゲート電極との
間に導電性シールド薄膜を配設すればゲート電極の電圧
変動の影響を受けないので、例えば上記電圧保持状態に
おいては、内側の反対導電型領域の電位を更に一定に保
持することができる。
間に導電性シールド薄膜を配設すればゲート電極の電圧
変動の影響を受けないので、例えば上記電圧保持状態に
おいては、内側の反対導電型領域の電位を更に一定に保
持することができる。
［実施例］
（１）一実施例
図面に基づいて本発明の一実施例を説明する。
第１図は絶縁層を図示省略したｐ−ＭＯ３型アナログス
イッチＩＸの平面図であり、第２図は第１図のアナログ
スイッチ１ｘを■−■線で切断した一部断面斜視図であ
り、第３図は第１図のｌｌｌ−［線断面図である。
イッチＩＸの平面図であり、第２図は第１図のアナログ
スイッチ１ｘを■−■線で切断した一部断面斜視図であ
り、第３図は第１図のｌｌｌ−［線断面図である。
ｎ型Ｓｉ基板４の表面部にはｐ°型拡散領域２０とｐ゛
型拡散領域２１とが互いに離間して形成され、円領域２
０と２１との間のｎ型Ｓｉ基板４上には絶縁層２２ａを
介してゲート電極２３が形成されている。このｐ゛型拡
散領域２０は、ｐ°型拡散領域２１により囲まれている
。ゲート電極２３上には、絶縁層２２ｂを介し、ゲート
電極２３及びｐ゛型拡散領域２１を横切るシールド２４
が配設されている。シールド２４は導電性薄膜であり、
この上には更に、絶縁層２２ｃを介して、シールド２４
より幅の狭い配線２５がシールド２４の長手方向に配設
されている。配線２５の一端部はｐ゛型拡散領域２０の
中央部上に位置し、ｐ゛型拡散領域２０の中央部に堆積
された柱状コンタクト２５ａに連なっている。
型拡散領域２１とが互いに離間して形成され、円領域２
０と２１との間のｎ型Ｓｉ基板４上には絶縁層２２ａを
介してゲート電極２３が形成されている。このｐ゛型拡
散領域２０は、ｐ°型拡散領域２１により囲まれている
。ゲート電極２３上には、絶縁層２２ｂを介し、ゲート
電極２３及びｐ゛型拡散領域２１を横切るシールド２４
が配設されている。シールド２４は導電性薄膜であり、
この上には更に、絶縁層２２ｃを介して、シールド２４
より幅の狭い配線２５がシールド２４の長手方向に配設
されている。配線２５の一端部はｐ゛型拡散領域２０の
中央部上に位置し、ｐ゛型拡散領域２０の中央部に堆積
された柱状コンタクト２５ａに連なっている。
上記の如く構成されたアナログスイッチＩＸを第４図に
示すようなＳ／Ｈ回路に用いる場合には、内側のｐ゛型
拡散領域２０をドレイン領域とし、外側のｐ゛型拡散領
域２１をソース領域とする。ゲート電極２３に負パルス
を印加しｐ°型拡散領域２１と２０との間を一時的に導
通状態にして、ｐ゛型拡散領域２１に供給された電圧に
よりコンデンサ２を充電し、この電圧を保持する。ノイ
ズ等により他の素子から侵入電荷７がアナログスイッチ
ＩＡへ流れ込んだ場合には、外側のｐ゛型拡散領域２１
により吸収される。
示すようなＳ／Ｈ回路に用いる場合には、内側のｐ゛型
拡散領域２０をドレイン領域とし、外側のｐ゛型拡散領
域２１をソース領域とする。ゲート電極２３に負パルス
を印加しｐ°型拡散領域２１と２０との間を一時的に導
通状態にして、ｐ゛型拡散領域２１に供給された電圧に
よりコンデンサ２を充電し、この電圧を保持する。ノイ
ズ等により他の素子から侵入電荷７がアナログスイッチ
ＩＡへ流れ込んだ場合には、外側のｐ゛型拡散領域２１
により吸収される。
したがって、内側のｐ°型拡散領域２０は侵入電荷７に
影響されず、コンデンサ２の保持電圧をほぼ一定に保つ
ことができる。また、ゲート電極２３の電圧が変動して
もその影響は配線２５に伝達されず、コンデンサ２の電
位を更に一定に保つことができる。
影響されず、コンデンサ２の保持電圧をほぼ一定に保つ
ことができる。また、ゲート電極２３の電圧が変動して
もその影響は配線２５に伝達されず、コンデンサ２の電
位を更に一定に保つことができる。
アナログスイッチＩＸを第６図に示すチョッパ型コンパ
レータに用いる場合には、アナログスイッチＩＢ、ＩＣ
についてはインバータ１４．１５がソースＳ側の電位を
増幅するので、内側のｐ°型拡散領域２０をソース領域
とし外側のｐ゛型拡散領域２１をドレイン領域とするこ
とにより侵入電荷７がソースＳ領域に注入されてこれが
インバータ１４．１５により増幅されるのを避ける。ア
ナログスイッチＩＡＳ ＩＤについては、侵入電荷７の
侵入によるコンデンサ１２側の電位の変動を避けるため
に、内側のｐ°型拡故領域２０をドレイン領域とし外側
のｐ゛型拡散領域２１をソース領域とする。
レータに用いる場合には、アナログスイッチＩＢ、ＩＣ
についてはインバータ１４．１５がソースＳ側の電位を
増幅するので、内側のｐ°型拡散領域２０をソース領域
とし外側のｐ゛型拡散領域２１をドレイン領域とするこ
とにより侵入電荷７がソースＳ領域に注入されてこれが
インバータ１４．１５により増幅されるのを避ける。ア
ナログスイッチＩＡＳ ＩＤについては、侵入電荷７の
侵入によるコンデンサ１２側の電位の変動を避けるため
に、内側のｐ°型拡故領域２０をドレイン領域とし外側
のｐ゛型拡散領域２１をソース領域とする。
このような構成により、特別なコンタクト領域をアナロ
グスイッチの外周に設けることなく、アナログスイッチ
ＩＡに侵入電荷７が侵入することによる回路への影響を
極力小さくすることができる。
グスイッチの外周に設けることなく、アナログスイッチ
ＩＡに侵入電荷７が侵入することによる回路への影響を
極力小さくすることができる。
［発明の効果］
以上説明した如く、本発明に係るアナログスイッチによ
れば、ソース領域またはドレイン領域の一方の領域を他
方の領域で囲む構成であり、これが適用される回路に応
じて一方をソース領域とし他方をドレイン領域とするこ
とにより、外部からの侵入電荷は外側の領域で吸収され
るので、この侵入電荷による内側の領域の電圧変動が極
めて小さくなり、該回路への影響をほぼ零にすることが
できるという優れた効果を奏する。
れば、ソース領域またはドレイン領域の一方の領域を他
方の領域で囲む構成であり、これが適用される回路に応
じて一方をソース領域とし他方をドレイン領域とするこ
とにより、外部からの侵入電荷は外側の領域で吸収され
るので、この侵入電荷による内側の領域の電圧変動が極
めて小さくなり、該回路への影響をほぼ零にすることが
できるという優れた効果を奏する。
そのうえ、アナログスイッチの外周に侵入電荷を吸収す
るための特別なコンタクトを形成する必要がないので、
アナログスイッチの表面積を狭くすることができ、高集
積化が可能になるという優れた効果も奏する。
るための特別なコンタクトを形成する必要がないので、
アナログスイッチの表面積を狭くすることができ、高集
積化が可能になるという優れた効果も奏する。
第１図は本発明の一実施例に係り、絶縁層を図示省略し
たアナログスイッチの平面図、第２図は第１図のアナロ
グスイッチを■−■線で切断した一部断面斜視図、 第３図は第１図のＩＩＩ−ＩＩＩ線断面図、第４図はア
ナログスイッチが適用されたＳ／Ｈ回路図、 第５図は従来のアナログスイッチの構成を示す断面図、 第６図はアナログスイッチが適用されたチョッパ型コン
パレータの回路図である。 図中、 １、ＩＡ〜ＩＤ、ＩＸはアナログスイッチ３はボルテー
ジホロア ２１はｐ゛型拡散領域 ２２ａ〜２２ｃは絶縁層 ２３はゲート電極 ２４はノールド ２５は配線 Ｓはソース Ｄはドレイン Ｇはゲート ｐ−ＭＯＳ型−アブロブスイッチの＋面図第１図 Ｔ 第１図の［−１を護て切部Ｌｌ；一部断面斜視ロ第２図 Ａ 第１図７７１１［［−Ｉ［１線断面口 第３図 Ｓ／Ｈ回烙 ４ｎ型Ｓ１基板 ７侵入電荷 １）−ＭＯ５型了ナロクスイ′ノチ 第５図
たアナログスイッチの平面図、第２図は第１図のアナロ
グスイッチを■−■線で切断した一部断面斜視図、 第３図は第１図のＩＩＩ−ＩＩＩ線断面図、第４図はア
ナログスイッチが適用されたＳ／Ｈ回路図、 第５図は従来のアナログスイッチの構成を示す断面図、 第６図はアナログスイッチが適用されたチョッパ型コン
パレータの回路図である。 図中、 １、ＩＡ〜ＩＤ、ＩＸはアナログスイッチ３はボルテー
ジホロア ２１はｐ゛型拡散領域 ２２ａ〜２２ｃは絶縁層 ２３はゲート電極 ２４はノールド ２５は配線 Ｓはソース Ｄはドレイン Ｇはゲート ｐ−ＭＯＳ型−アブロブスイッチの＋面図第１図 Ｔ 第１図の［−１を護て切部Ｌｌ；一部断面斜視ロ第２図 Ａ 第１図７７１１［［−Ｉ［１線断面口 第３図 Ｓ／Ｈ回烙 ４ｎ型Ｓ１基板 ７侵入電荷 １）−ＭＯ５型了ナロクスイ′ノチ 第５図
Claims (1)
- 【特許請求の範囲】 １）、一導電型基板（７）の表面部に該導電型と反対の
導電型の２領域（３８、３９）を互いに離間して形成し
、両領域間の該基板表面に絶縁層（４０ａ）を介してゲ
ート電極（４１）を形成したアナログスイッチにおいて
、 該反対導電型の該２領域（３８、３９）の一方の領域（
３８）で他方の領域（３９）を囲んだことを特徴とする
アナログスイッチ。 ２）、請求項１にさらに、 前記ゲート電極（４１）上に絶縁層（４０ｂ）を介して
導電性シールド薄膜（４２）を配設し、 該他方の該反対導電型領域（３９）に接続される配線（
４３）を、絶縁層（４０ｃ）を介し該導電性シールド薄
膜（４２）の上方を通って該ゲート電極（４１）上を横
切るように配設したことを特徴とするアナログスイッチ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146573A JP2772642B2 (ja) | 1988-06-14 | 1988-06-14 | アナログスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63146573A JP2772642B2 (ja) | 1988-06-14 | 1988-06-14 | アナログスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH022173A true JPH022173A (ja) | 1990-01-08 |
| JP2772642B2 JP2772642B2 (ja) | 1998-07-02 |
Family
ID=15410749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63146573A Expired - Fee Related JP2772642B2 (ja) | 1988-06-14 | 1988-06-14 | アナログスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772642B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116974U (ja) * | 1990-03-16 | 1991-12-03 | ||
| JP2013543263A (ja) * | 2010-09-29 | 2013-11-28 | アナログ デバイシス， インコーポレイテッド | 改善された降伏電圧を有する電界効果トランジスタおよびその形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133572A (en) * | 1979-04-05 | 1980-10-17 | Nippon Telegr & Teleph Corp <Ntt> | Mos analog switch |
| JPS61254U (ja) * | 1985-04-30 | 1986-01-06 | 富士通株式会社 | 半導体装置 |
| JPS629645A (ja) * | 1985-07-06 | 1987-01-17 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-06-14 JP JP63146573A patent/JP2772642B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133572A (en) * | 1979-04-05 | 1980-10-17 | Nippon Telegr & Teleph Corp <Ntt> | Mos analog switch |
| JPS61254U (ja) * | 1985-04-30 | 1986-01-06 | 富士通株式会社 | 半導体装置 |
| JPS629645A (ja) * | 1985-07-06 | 1987-01-17 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03116974U (ja) * | 1990-03-16 | 1991-12-03 | ||
| JP2013543263A (ja) * | 2010-09-29 | 2013-11-28 | アナログ デバイシス， インコーポレイテッド | 改善された降伏電圧を有する電界効果トランジスタおよびその形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2772642B2 (ja) | 1998-07-02 |
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