JPH02218127A - ドライエッチング方法 - Google Patents
ドライエッチング方法Info
- Publication number
- JPH02218127A JPH02218127A JP3899189A JP3899189A JPH02218127A JP H02218127 A JPH02218127 A JP H02218127A JP 3899189 A JP3899189 A JP 3899189A JP 3899189 A JP3899189 A JP 3899189A JP H02218127 A JPH02218127 A JP H02218127A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- photoresist
- cross
- shape
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体装置の製造方法に関し、特にドライエツ
チングを用いたパターン形成方法に関する。
チングを用いたパターン形成方法に関する。
〈従来の技術〉
ドライエツチング技術には、大きく分けて等方性エツチ
ングと異方性エツチングの2種類の方法が挙げられる。
ングと異方性エツチングの2種類の方法が挙げられる。
等方性エツチングは、第2図(a)(b)のようにエッ
チングマスク3開孔部から等方向に選択的にエツチング
が進み、被エツチング膜4の断面形状はなだらかなもの
となる。また、異方性エツチングは基板lに対して垂直
に電界をかけ、基板1に対して垂直にプラズマを照射し
てエツチングする方法であり、第3図(a)Cb)のよ
うにエッチングマスク3開孔部からエツチングマスク3
下へのエッチシフトが殆ど無く、微細加工に適している
。
チングマスク3開孔部から等方向に選択的にエツチング
が進み、被エツチング膜4の断面形状はなだらかなもの
となる。また、異方性エツチングは基板lに対して垂直
に電界をかけ、基板1に対して垂直にプラズマを照射し
てエツチングする方法であり、第3図(a)Cb)のよ
うにエッチングマスク3開孔部からエツチングマスク3
下へのエッチシフトが殆ど無く、微細加工に適している
。
従来、電極・配線層の形成、あるいはコンタクトホール
の開孔には、上記等方性、異方性のエツチングを用いて
バターニングを行ってきた。近年では微細化に伴い、上
層膜のカバレッジを良くし断線等の不良を無くすため、
上記パターニング形状にテーパーを持たせるための様々
な方法が用いられている。例えば、0等方性のエツチン
グと異方性のエツチングを組み合わせ、パターン上部の
角を緩やかな形状としたり、■エッチングレートの異な
る膜を上層が速くなるように積層してエツチングし断面
形状にテーパーをもたせている。
の開孔には、上記等方性、異方性のエツチングを用いて
バターニングを行ってきた。近年では微細化に伴い、上
層膜のカバレッジを良くし断線等の不良を無くすため、
上記パターニング形状にテーパーを持たせるための様々
な方法が用いられている。例えば、0等方性のエツチン
グと異方性のエツチングを組み合わせ、パターン上部の
角を緩やかな形状としたり、■エッチングレートの異な
る膜を上層が速くなるように積層してエツチングし断面
形状にテーパーをもたせている。
〈発明が解決しようとする課題〉
等方性エツチングを用いてエツチングを行うとエツチン
グマスク下へのエツチングシフトが大きく微細化には適
さない。反対に異方性エツチングではエツチングシフト
が殆ど無いが、エツチング側面の形状は基板に対して垂
直となり、電極・配線の形成に用いた場合は急な段差と
なり上部絶縁膜や配線等の形成を困難とし、コンタクト
ホールの開孔に用いた場合は微細化により高アスペクト
比となることからカバレッジが悪くなる。これらを解決
するために上記■や■の方法を用いているが、工程が複
雑であり、また充分なテーパーが得られなかった。
グマスク下へのエツチングシフトが大きく微細化には適
さない。反対に異方性エツチングではエツチングシフト
が殆ど無いが、エツチング側面の形状は基板に対して垂
直となり、電極・配線の形成に用いた場合は急な段差と
なり上部絶縁膜や配線等の形成を困難とし、コンタクト
ホールの開孔に用いた場合は微細化により高アスペクト
比となることからカバレッジが悪くなる。これらを解決
するために上記■や■の方法を用いているが、工程が複
雑であり、また充分なテーパーが得られなかった。
〈課題を解決するための手段〉
ドライエツチング方法を用いてバターニングを行う半導
体装置の製造方法において、エツチングマスクとなるフ
ォトレジストを露光・現像後熱硬化させることなくエツ
チングを開始し1.エツチングの進行と共にフォトレジ
ストの断面形状を熱により徐々に変化させてエツチング
を行う。
体装置の製造方法において、エツチングマスクとなるフ
ォトレジストを露光・現像後熱硬化させることなくエツ
チングを開始し1.エツチングの進行と共にフォトレジ
ストの断面形状を熱により徐々に変化させてエツチング
を行う。
く作用〉
本発明ではエツチングマスクとして熱硬化されていない
フォトレジストパターンを用いてドライエツチングを開
始し、エツチングの途中で加熱しながらフォトレジスト
断面形状をなだらかな形状に変化させ、フォトレジスト
が被加工基板を覆う面積を徐々に増加させ、被加エバタ
ーン側面にテーパーを持たせることができる。本発明に
よれば等方性・異方性に拘わらず、シフトが小さく、傾
斜が60〜70°の理想的なパターン形成が可能となる
。
フォトレジストパターンを用いてドライエツチングを開
始し、エツチングの途中で加熱しながらフォトレジスト
断面形状をなだらかな形状に変化させ、フォトレジスト
が被加工基板を覆う面積を徐々に増加させ、被加エバタ
ーン側面にテーパーを持たせることができる。本発明に
よれば等方性・異方性に拘わらず、シフトが小さく、傾
斜が60〜70°の理想的なパターン形成が可能となる
。
〈実施例〉
以下、第1図を用いて本発明を具体的に説明する。尚、
実施例としてシリコン酸化膜(以下5iO1と示す)の
エツチング方法を例に挙げて説明するが、本発明はこれ
に限定されるものではなく、被エツチング材料とエツチ
ングマスク(レジスト)材料の組み合わせにより、種々
異なるパターンのエツチングに適用できる。
実施例としてシリコン酸化膜(以下5iO1と示す)の
エツチング方法を例に挙げて説明するが、本発明はこれ
に限定されるものではなく、被エツチング材料とエツチ
ングマスク(レジスト)材料の組み合わせにより、種々
異なるパターンのエツチングに適用できる。
まず、シリコン基板1上に4000〜10000人のS
i0.2を形成し、その上にフェノール系樹脂のレジス
トを塗布し、露光・現像によってエツチングマスクパタ
ーン3を形成する(第1図(a))。通常、エツチング
マスクとなるレジスト3は現像後エツチング前に熱硬化
されるが、本実施例では行わない。
i0.2を形成し、その上にフェノール系樹脂のレジス
トを塗布し、露光・現像によってエツチングマスクパタ
ーン3を形成する(第1図(a))。通常、エツチング
マスクとなるレジスト3は現像後エツチング前に熱硬化
されるが、本実施例では行わない。
次にウェハステージの温度を可変できるプラズマエツチ
ング装置にて、CHF、とO3との混合ガスをエツチン
グガスとして用い、Si0.2のエツチングを開始する
。この時のエツチングの進行状態を第1図(b)〜(d
)に示す。ウェハステージの温度はレジストパターン3
が熱変形し始める130℃くらいから、レジストが変質
してしまわないよう170°Cまでの間に設定し、エツ
チング開始と同時に第1図(b)のようにレジストパタ
ーン3を徐々に熱変形させ、最初に形成されたレジスト
パターン3よりも横幅を広くしてSio、2を覆う面積
を大きくする。更にレジストパターン3aを熱変形させ
、エツチング加工されたSiO*2の凸部を覆っていく
ようにレジストパターン3bを変形させながらエツチン
グを行う。
ング装置にて、CHF、とO3との混合ガスをエツチン
グガスとして用い、Si0.2のエツチングを開始する
。この時のエツチングの進行状態を第1図(b)〜(d
)に示す。ウェハステージの温度はレジストパターン3
が熱変形し始める130℃くらいから、レジストが変質
してしまわないよう170°Cまでの間に設定し、エツ
チング開始と同時に第1図(b)のようにレジストパタ
ーン3を徐々に熱変形させ、最初に形成されたレジスト
パターン3よりも横幅を広くしてSio、2を覆う面積
を大きくする。更にレジストパターン3aを熱変形させ
、エツチング加工されたSiO*2の凸部を覆っていく
ようにレジストパターン3bを変形させながらエツチン
グを行う。
エツチングされるS+Ot2の断面形状をよりなだらか
にするためには、ウェハステージの設定温度を1306
C−170℃の間でより高く設定したり徐々に温度を上
げて早く熱変形させる。またエツチング速度が速い条件
でエツチングす°る時も断面形状をなだらかにするため
には速度に合わせて早く熱変形させる必要がある。
にするためには、ウェハステージの設定温度を1306
C−170℃の間でより高く設定したり徐々に温度を上
げて早く熱変形させる。またエツチング速度が速い条件
でエツチングす°る時も断面形状をなだらかにするため
には速度に合わせて早く熱変形させる必要がある。
更にエツチングを異方性の条件で行うか、等方性の条件
で行うかによっても違った効果が期待できる。異方性エ
ツチングを用いた場合では、被加エバターンのレジスト
パターン下へのエッチシフトがなく、最初に形成したレ
ジストパターン幅よりも被加エバターンの下方が広くな
る台形状となり、等方性エツチングを用いた場合では、
最初に形成したレジストパターンの横幅から内側へ被加
エバターンの上方が若干シフトした台形状となる。
で行うかによっても違った効果が期待できる。異方性エ
ツチングを用いた場合では、被加エバターンのレジスト
パターン下へのエッチシフトがなく、最初に形成したレ
ジストパターン幅よりも被加エバターンの下方が広くな
る台形状となり、等方性エツチングを用いた場合では、
最初に形成したレジストパターンの横幅から内側へ被加
エバターンの上方が若干シフトした台形状となる。
よって台形状パターンの上方の幅を狭めることのできな
い場合は異方性を、下方のパターン幅を広げることので
きない場合は等方性、というように使い分けることが可
能である。異方性1等方性どちらのエツチング方法でも
レジストパターンの熱変形を早く起こさせるようにする
と、各エツチング特有の断面形状である段差が急である
とか、パターンシフトが大きくなることを軽減する方向
に断面形状を変えられる。
い場合は異方性を、下方のパターン幅を広げることので
きない場合は等方性、というように使い分けることが可
能である。異方性1等方性どちらのエツチング方法でも
レジストパターンの熱変形を早く起こさせるようにする
と、各エツチング特有の断面形状である段差が急である
とか、パターンシフトが大きくなることを軽減する方向
に断面形状を変えられる。
5iOz2をエツチングした後、シリコン基板1とSi
n、パターン2aを覆って配線層、例えばAl−Si合
金をスパッタにより約8000人形成し、所望パターン
に加工すれば配線層が形成される。この時、下層Si0
.2aは断面形状がなだらかなため、断線することなく
カバレッジの良い配線層が形成できた。
n、パターン2aを覆って配線層、例えばAl−Si合
金をスパッタにより約8000人形成し、所望パターン
に加工すれば配線層が形成される。この時、下層Si0
.2aは断面形状がなだらかなため、断線することなく
カバレッジの良い配線層が形成できた。
〈発明の効果〉
本発明によれば、シフトが少なくなだらかな断面形状を
もったパターン、コンタクトホールを形成することがで
き、上層膜のカバレッジが良くなり、断線等の不良を無
くし、信頼性のある半導体装置を提供し得る。
もったパターン、コンタクトホールを形成することがで
き、上層膜のカバレッジが良くなり、断線等の不良を無
くし、信頼性のある半導体装置を提供し得る。
第1図(a)〜(d)は、本発明を適用してシリコン基
板上のシリコン酸化膜をエツチングした場合の各段階に
おけるエツチング断面形状を示す断面図、第2図は等方
性エツチング、第3図は異方性エツチングを用いた場合
それぞれのエツチング断面形状を示す断面図である。 1・・・シリコン基板、2.2a・・・シリコン酸化膜
。 3.3a、3b、3cmLtシスト 4・・・被エツチング膜。 代理人 弁理士 杉 山 毅 至(他1名)第2図 第3図 第1図
板上のシリコン酸化膜をエツチングした場合の各段階に
おけるエツチング断面形状を示す断面図、第2図は等方
性エツチング、第3図は異方性エツチングを用いた場合
それぞれのエツチング断面形状を示す断面図である。 1・・・シリコン基板、2.2a・・・シリコン酸化膜
。 3.3a、3b、3cmLtシスト 4・・・被エツチング膜。 代理人 弁理士 杉 山 毅 至(他1名)第2図 第3図 第1図
Claims (1)
- 【特許請求の範囲】 1、半導体装置の製造方法に用いられるドライエッチン
グ方法において、 エッチングマスクとなるフォトレジストを塗布し、露光
・現像によりパターンを形成した後、熱硬化させること
なくエッチングを開始し、エッチングの進行に伴い上記
フォトレジストの形状を熱によって徐々に変化させるこ
とを特徴とするドライエッチング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3899189A JPH02218127A (ja) | 1989-02-17 | 1989-02-17 | ドライエッチング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3899189A JPH02218127A (ja) | 1989-02-17 | 1989-02-17 | ドライエッチング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02218127A true JPH02218127A (ja) | 1990-08-30 |
Family
ID=12540605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3899189A Pending JPH02218127A (ja) | 1989-02-17 | 1989-02-17 | ドライエッチング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02218127A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010506385A (ja) * | 2006-09-30 | 2010-02-25 | エルジーマイクロン リミテッド | 等方性エッチングを用いた微細パターン形成方法 |
-
1989
- 1989-02-17 JP JP3899189A patent/JPH02218127A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010506385A (ja) * | 2006-09-30 | 2010-02-25 | エルジーマイクロン リミテッド | 等方性エッチングを用いた微細パターン形成方法 |
| US9209108B2 (en) | 2006-09-30 | 2015-12-08 | Lg Innotek Co., Ltd. | Method for forming a fine pattern using isotropic etching |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4523976A (en) | Method for forming semiconductor devices | |
| JPH0313744B2 (ja) | ||
| JPH02218127A (ja) | ドライエッチング方法 | |
| JPH06275577A (ja) | 半導体装置のコンタクトホール形成方法 | |
| JP2978680B2 (ja) | 半導体装置の製造方法 | |
| JP2695919B2 (ja) | 配線パターンの形成方法 | |
| JPH0497523A (ja) | 半導体装置の製造方法 | |
| JPH02292824A (ja) | 半導体装置の製造方法 | |
| WO1984004996A1 (en) | Process for fabricating semiconductor structures | |
| JPH03108330A (ja) | 半導体装置の製造方法 | |
| TW502335B (en) | Method for controlling the line width of polysilicon gate by an etching process of a hard mask layer | |
| JPS583244A (ja) | 半導体装置の製造方法 | |
| JPH02224331A (ja) | 半導体装置の製造方法 | |
| JPH0194623A (ja) | 多層配線半導体装置の製造方法 | |
| JPH0729886A (ja) | 半導体装置のコンタクトホール形成方法 | |
| KR100282435B1 (ko) | 가속도센서의제조방법 | |
| JPH05343347A (ja) | 半導体装置の製造方法 | |
| JPH0294439A (ja) | 半導体装置の製造方法 | |
| JPS6366049B2 (ja) | ||
| JPH0348424A (ja) | 半導体装置の製造方法 | |
| JPS59114824A (ja) | 半導体装置の平坦化方法 | |
| JPH0220043A (ja) | 半導体装置の製造方法 | |
| JPS59195846A (ja) | 層間絶縁膜の形成方法 | |
| JPS6367747A (ja) | 半導体装置の素子分離方法 | |
| JPS63226931A (ja) | 半導体装置の製造方法 |