JPH02220291A - バブルファイル記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 バブルファイル記憶装置、特に複数のバブルメモリブロ
ックをパラレル駆動し、データ続出し時には、エラーチ
エツクを行う装置に関し、該パラレル駆動数が増加して
も、現行のエラー検出手段を用いて、２ピントハードエ
ラー等の検出、修正をすることを目的とし、 外部入力データにエラー検出情報を付加し、読出し時に
外部出力データのエラー検出をするエラー検出手段と、
前記外部入出力データの入出力制御をするデータ人出力
制御′Ｉ手段と、前記データ入出力制御手段に接続され
る複数のバブルメモリ手段から成るバブルファイル記憶
装置において、前記バブルメモリ手段と、データ入出力
制御手段との間にデータ列組替え手段を設け、前記デー
タ列組替え手段は、データ書込み時には、外部人力デー
タのデータ配列を各バブルメモリ手段毎に該外部入力デ
ータをシリアルに供給するデータ配列に組替え、前記各
バブルメモリ手段からのデータ読出し時には、読出され
たデータ配列を前記外部入力データのデータ配列に組替
えることを含み構成する。

〔産業上の利用分野］ 本発明は、バブルファイル記憶装置に関するものであり
、更に詳しく言えば、複数のバブルメモリブロックをパ
ラレル駆動し、データ読出し時にはエラーチエツクを行
う装置に関するものである。

近年、耐環境性に優れ、機械的可動部分がなく、しかも
不揮発性を有するバブルファイル記憶装置が用いられて
いる。バブルファイル記憶装置は、単位時間当たりのデ
ータアクセス量を多くするため、パラレル駆動の技術が
使用される。

ところで、読出しデータのエラーには２種類のデータエ
ラーモードがある。

第１はバブルメモリ素子の内部のデータは正常であるが
、外部へ読出したときにデータが変化、または読出゛し
誤りによりデータが変化するソフトエラーモードであり
、この場合、バブルメモリ素子の内部のデータは正常で
あるため、同一箇所の再読出しにより、正しいデータが
得られる。

第２はバブルメモリ素子の内部のデータの変化により生
ずるハードエラーモードであり、この場合はＦＣＣ（エ
ラーコレクションコード）修正機能により読出したエラ
ーデータを修正し、それをホストへ転送するとともに、
再度、バブルメモリにその正しいデータを書込む。この
ハードエラーは更にバブルメモリチップ上のマイナール
ープ内でバブルの転送が正常に行われず、ページ方向に
ビットのずれ等が発生する場合と、物理的に隣合うルー
プ間でバブルが移動し、同一ページ内で２ビツト以上の
エラーが発生する場合とに分かれる。

前者のハードエラーはエラー発生がある特定のマイナー
ループだけに限定されるので、出力されたデータ列上で
は１ビツトのみのエラーとなるが、後者のハードエラー
の場合は、２ビツト、もしくはそれ以上であり、パラレ
ル駆動数が増加すると、それに伴ってエラービット間隔
も大きくなっていく。

このエラービット間隔が長い程、続出しデータのエラー
検出をするＥＣＣ回路の検出能力の大きなものが必要と
なる。このため、ＥＣＣ回路の検出能力を一定とすれば
、パラレル駆動を増加することができず、書込み／続出
し処理の高速化等を図ることがないという問題がある。

そこで、パラレル駆動数を増加しても、ＥＣＣ回路の検
出能力を増加することなく、ハードエラー等の検出、修
正をすることができる装置の要望がある。

〔従来の技術〕

第６．７図は、従来例に係る説明図である。

第６図（ａ）、　　（ｂ）は、従来例のバブルファイル
記憶装置に係る説明図であり、同図（ａ）はその構成図
を示している。

図（ａ）において、バブルファイル記憶装置は、例えば
８パラレル駆動の場合、エラーチエツク回路１．データ
人出力バッファ回路２及び複数のバブルメモリブロック
ＢＭＯ〜ＢＭ７から成る。また、一つのバブルメモリブ
ロックＢＭＯはファンクションドライバ３．バブルメモ
リ素子４．センスアンプ５から成る。

同図（ｂ）は、バブルメモリブロックＢＭＯ〜ＢＭ７の
書込みデータを示している。

図において、ＤＷは書込みデータであり、データバス上
を８ビツト転送されてきた８ピント×５１２バイト　（
００バイト→ＩＦＦバイト）の１ペ一ジ分のデータであ
る。

その書込み動作は、まずエラーチエツク回路１で、例え
ば１バイト（８ビツト）　ｘ　５１２バイトのｌバー２
分の外部入力データＤｉｎに、エラーコレクシコンコー
ドＥＣＣが付加される。次いで、データ人出力バッファ
回路２及び各バブルメモリブロックＢＭＯ〜ＢＭ７のフ
ァンクションドライ／バ回路３を介して、書込みデータ
ＤＷがそれぞれのバブルメモリブロックＢＭＯ−ＢＭ７
のバブルメモリ素子４に１ビツトづつ同時に書込まれる
。

また、読出し動作は、まずホストコンピュータの指定す
るページアドレスの読出しデータＤＲが各バブルメモリ
ブロックＢＭＯ〜ＢＭ７のセンスアンプ５により１ピン
トづつ読出される０次いで、データ入出力バッファ回路
２を介して、エラーチエツク回路１に１バイト×５１２
バイトの１ペ一ジ分の読出しデータＤＲが外部出力デー
タＤｏｕＬとして出力される。このデータ配列について
は、第７図に示しである。

エラーチエツク回路ｌでは、ＥＣＣエラーが検出される
と、続出しデータの修正を行い、読出したページアドレ
スと同じ場所に修正データを書込む。そして、ホストコ
ンピュータに外部出力データＤｏｕｔを転送する。

第７図は、従来例に係る問題点を説明する図であり、８
パラレル駆動の場合の読出しデータＤＲのデータ配列を
示している。

図において、ＥＢＩ、ＥＢ２はエラービットであり、バ
ブルメモリブロックＢＭＯ〜ＢＭ７から読出したデータ
ＤＲ１すなわち００バイト〜ＩＦＦ（１６進法）バイト
の外部出力データＤｏｕｔに発生したものである。

エラービットＥＢＩは、バブルメモリブロックＢＭ２の
ＩＦＤ番目のマイナーループから読出したデータにエラ
ーが発生したものである。同様に、エラービフＦＥＢ２
はバブルメモリブロックＢＭ２のＩＦＤ番目のマイナー
ループに隣接するＩＦＥ番目のマイナーループから読出
したデータにエラーが発生したものである。

（発明が解決しようとする課題〕 ところで、従来例によれば、各バブルメモリブロックＢ
ＭＯ−ＢＭ７に同時にデータを書込むパラレル駆動を行
って、データ転送の高速化を図っている。この際、ある
一つのバブルメモリブロックＢＭ２において、相互に隣
接するマイナーループ間の磁気バブル交換を原因とする
ハードエラー等の影響が、続出しデータＤＲのデータ配
列に対して、第７図に示すようにバイト単位に現れる。

このため、８パラレル駆動において、上記のモードによ
るエラーが発生した場合、エラービットの間隔が８ビツ
ト、もしくはそれ以上となり、仮にパラレル駆動数を増
加しようとすると、さらにその間隔が広くなる事態を招
く。

仮に、エラーチエツク回路ｌのエラー検出修正機能を１
６ビツト程度とすると、８パラレル駆動の場合には十分
対処できる。しかし、現行の書込みデータ配列で、例え
ば６４パラレル駆動を実施すると、エラービットが８バ
イト毎に発生するため、エラー検出手段のエラー検出修
正機能は、８パラレル駆動の８倍の１２８ビット程度の
ものが必要となる。

これにより、エラー検出機能がエラービット間隔に制限
される現行のエラー検出回路を利用して、パラレル駆動
数の増加をし、データ転送の高速化を図るとき、発生す
るエラーのモードによっては、データの修正ができなく
なる場合があるという問題がある。

本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、パラレル駆動数を増加しても、現行のエラー検
出手段を用いて、２ピントハードエラー等の検出、修正
をすることを可能とするバブルファイル記憶装置の提供
を目的とする。

〔課題を解決するための手段〕

第１図は、本発明のバブルファイル記憶装置に係る原理
図を示している。

その装置は、外部入力データＤｉｎにエラー検出情報を
付加し、読出し時に外部出力データＤｏｕｔのエラー検
出をするエラー検出手段１１と、前記外部入出力データ
Ｄｉｎ、Ｄｏｕｔの入出力制御をするデータ入出力制御
手段１２と、前記データ入出力制御手段１２に接続され
る複数のバブルメモリ手段ＢＭ０〜ＢＭｎから成るバブ
ルファイル記憶装置において、前記バブルメモリ手段Ｂ
Ｍ０〜ＢＭｎと、データ入出力制御手段１２との間にデ
ータ列組替え手段１３を設け、前記デ−夕列組替え手段
１３は、データ書込み時には、外部入力データＤｉｎの
データ配列を各バブルメモリ手段ＢＭｉ毎に該外部入力
データＤｉｎをシリアルに供給するデータ配列に組替え
、前記各バブルメモリ手段ＢＭｉ列を前記外部入力デー
タＤｉｎのデータ配列に組替えることを特徴とし、上記
目的を達成する。

〔作用〕

本発明によれば、バブルメモリ手段ＢＭ０〜ＢＭｎと、
データ入出力制御手段１２との間にデータ組替え手段１
３が設けられている。

このため、例えば外部入力データＤｉｎが８ビツト転送
の場合、ある一つのバブルメモリ手段ＢＭｉの各マイナ
ーループには、従来のように書込みデータの当該バイト
のビット第１番目と、他のバイトのビット第１番目が隣
接して書込まれることがなくなり、常に当該バイトのビ
ット第１番目、第２番目・・・・・・第８番目をシリア
ルに連続して書込むことができる。

／　これにより、各バブルメモリ手段１３のマイナール
ープ間で、スタート／ストップエラー等を原因とする２
ビツトハードエラーを生じても、読出しデータには、ハ
ードエラーを起こしたエラービットについて常に相互に
隣接した状態で検出することができる。従って、パラレ
ル駆動数を増加しても、従来のエラー検出手段のエラー
検出、修正機能を利用することが可能となる。

〔実施例〕 次に図を参照しながら本発明の実施例について説明をす
る。

第２〜５図は、本発明の実施例に係るバブルファイル記
憶装置を説明する図であり、第２図は、本発明の実施例
のバブルファイル記憶装置に係る構成図を示している。

図において、２１はエラー検出手段１１の一実施例とな
るＥＣＣ回路である。ＥＣＣ回路２１は、データ書込み
時には外部人力データＤｉｎにエラー検出コードを付加
したり１．データ読出し時にはそのエラー検出をし、エ
ラービットがあればそのエラービットを修正するもので
ある０本発明の実施例では、従来と同じエラー検出、修
正機能を有するＥＣＣ回路を用いている。

２２はデータ入出力バッファ回路であり、外部入出力デ
ータＤｉｎ、Ｄｏｕｔの入出力制ｍをするものである０
例えば、ＲＡＭ等に外部入力データＤｉｎを一時記憶す
るものである。

１３は、データ列組替え手段であり、第２図の一点鎖線
で囲んだ部分である。データ列組替え手段１３は書込み
用のシフトレジスタ３１　、３３１〜３３３．３４１〜
３４３．バンクセレクタ３２と、続出し用のシフトレジ
スタ３７，３５１〜３５３．バンクセレクタ３６から成
る。

シフトレジスタ３１は、不良ループ制御信号ＢＬにより
、データ入出力バッファ回路２２からの外部入力データ
ＤＳｎをバンクセレクタ３２に送出するものである。バ
ンクセレクタ３２は、例えば８パラレル駆動を行う場合
、８つのバブルメモリブロックＢＭＯ〜ＢＭ７の一つを
選択するものである。

シフトレジスタ３３１〜３３３は、各バブルメモリブｐ
ツクＢＭＯ−ＢＭ７毎に設けられ、クロック信号φｌに
よりそれ等の書込みに必要な外部入力データＤｉｎを一
時登録するものである。

シフトレジスタ３４１〜３４３は同様に、各バブルメモ
リブロックＢＭＯ−ＢＭ７毎に設けられ、例えばバブル
メモリブロックＢＭＯに書込む１ペ一ジ分の書込みデー
タＤＷを、クロック信号φ２によりシリアルデータ配列
に、するものである。

シフトレジスタ３５１〜３５２は、各バブルメモリブロ
ックＢＭＯ−ＢＭ７毎に設けられ、それ等の続出しデー
タＤＲを一時登録するものである。バンクセレクタ３６
は、先のバンクセレクタ３２と同様の機能を有している
。

シフトレジスタ３７は、先のシフトレジスタ３１とｌｉ
′１様に不良ループ制御Ｂ信号ＢＬによ、外部出力デー
タＤｏｕｔを人出力バッファ回路２２に送出するもので
ある。

破線で囲んだＢＭＯ−８Ｍ７は、バブルメモリブロック
であり、それぞれのブロック毎に設けられたファンクシ
ランドライバ回路２３１〜２３３と、バブルメモリ素子
２４１〜２４３と、センスアンプ回路２５１〜２５３か
ら成る。

ファンクシランドライバ回路２３１〜２３３は、シリア
ルデータ配列の書込みデータＤＷをメジャーループに送
出するものである。バブルメモリ素子２４１〜２４２は
１ページ８ビツト×５１２バイトの場合、書込みデータ
ＤＷが書き込まれる５１２本のマイナーループと、予備
のループ等により構成されている。センスアンプ回路２
５１〜２５３は、バブルメモリ素子２４１〜２４３から
読出しデータＤＲとして出力されるアナログ信号をデジ
タル信号に変換するものである。

第３図は、本発明の実施例のデータ組替え手段に係る説
明図であり、従来例との比較を容易にするため、８パラ
レル駆動の場合を示している。

ここで、外部入力データＤｉｎは従来と同様に、ホスト
コンピュータから８ビツト転送されてくるものとする。

また、１ペ一ジ分の書込みデータは、従来と同様に８ビ
ツト×５１２バイトとする。

このような条件において、データ組替え手段１３のシフ
トレジスタ３４１〜３４３にセットされる書込み時の書
込みデータＤＷは、次のようになる。

すなわち、バブルメモリブロックＢＭＯの書込み用レジ
スタ３４１には、００〜３Ｆ（１６進法）バイトのシリ
アルデータ配列された書込みデータＤＷＩがセットされ
る。同様に、バブルメモリブロックＢＭＩの書込み用レ
ジスタ３４２には、４０〜７Ｅバイトのシリアルデータ
配列された書込みデータＤＷ２がセットされる。このよ
うにして、バブルメモリブロックＢＭ７に供給する書込
みデータＤＷ８がセットされ、クロック信号φ２のタイ
ミングにより、１ビツトづつ８ブロック同時に書込み処
理が行われる。

第４図（ａ）、（ｂ）は、本発明の実施例のデータ配列
と従来例のデータ配列とを比較する図である。

同図（ａ）は、第６図の従来例に係るバブルファイル記
憶装置の書込みデータＤＷのデータ配列を示している。

このようなデータ配列により、書込みデータＤＷをバブ
ルメモリブロックＢＭ２のマイナーループに書込むと、
例えばＯｌバイトのビット２に隣接する書込みビットは
、ＯＯバイトのビット２と、０２バイトのビット２であ
る。

同図（ｂ）は、本発明の実施例のシリアルデータ配列に
よる書込みデータＤＷを示している。

このようなシリアルデータ配列で書込みデータＤＷを、
バブルメモリブロックＢＭＯのマイナーループに書込む
と、常に００バイトから３ＦバイトまでのビットＯ〜ビ
ットＩＦＦが連続して並ぶ。

第５図（ａ）、（ｂ）は、本発明の実施例のＥＣＣ回路
に係る説明図である。

同図（ａ）は、従来と同様にデータ転送が８ビツトの場
合のデータ続出し時のデータ人出力バッファ回路２２か
らＥＣＣ回路２１に入力される外部出力データＤｏｕｔ
を示している。

図において、ＥＢＩ、ＥＢ２はエラービットであり、そ
れが従来例のように何らかの原因でバブルメモリ素子２
４３において発生し、それが読出しデータＤＲにエラー
ビットとして生じたものである。

これは、ＩＦＤバイトのビット２と、ビット３とに発生
したエラービットであり、バブルメモリ素子のマイナー
ループで見ると相互に隣接する第４９１木目と、第４９
２木目の書込みデータＤＷがエラーを起こしたものであ
る。

同図（ｂ）は、エラービットＦＢＩ、ＥＢ２が２バイト
にまたがる場合を示している。

これは、ＩＦＤバイトのビット７とＩＦＢバイトのビッ
ト０とに発生したエラービットであり、バブルメモリ素
子のマイナーループで見ると、相互に隣接する第４９６
木目と、第４９７木目の書込みデータＤＷがエラーを起
こしたものである。

これにより、バブルメモリブロックＢＭＯ〜ＢＭ７で発
生したエラービットが常に隣同士に位置し、少な（とも
２バイト以上にまたがる事態がなくなる。従って、ＥＣ
Ｃ回路２１のエラー検出。

修正処理の負担が軽減される。

このようにして、バブルメモリブロックＢＭＯ〜ＢＭ７
と、データ入出力バッファ回路２２との間に、シフトレ
ジスタ３１，３７，３３１〜３３３゜３４１〜３４３　
、３５１〜３５３及びバ・ンクセレクタ回路３６から成
るデータ組替え手段１３が設けられている。

このため、外部入力データＤｉｎの転送データが８ビツ
トの場合、ある一つのバブルメモリブロックＢＭＯの各
マイナーループには、従来のように００バイトのビット
ｌと、０１バイトのビット１とが隣接して書込まれるこ
とがなくなり、常に００〜３Ｆバイトの書込みデータビ
ットＯ〜ビットＩＦＦをシリアルに連続して、書き込む
ことができる。

これにより、各バブルメモリブロックＢＭＯ〜ＢＭ７の
マイナーループ間で、スタート／ストップエラー等を原
因とする２ビツトハードエラーを生じても、続出しデー
タＤＲにはハードエラーを起こしたエラービットＥＢＩ
、ＥＢ２について、常に相互に隣接したビット４９１　
、４９２やビット４９６　、４９７としてＦＣＣ回路２
１で検出をすることができる。従って、パラレル駆動数
を、例えば８パラレル駆動から６４パラレル駆動にして
も、従来の１６ビツト程度のエラー検出手段のエラー検
出、修正機能を利用することが可能となる。

〔発明の効果〕

以上説明したように、本発明によれば、バブルメモリブ
ロックの書込みデータを各バブルメモリブロック毎にシ
リアルに書込むデータ配列にすることによって、該バブ
ルメモリブロックで発生したエラービットについて、読
出しデータの相互に隣接する位置に見出すことができる
。

このため、パラレル駆動数を増加しても、エラー検出手
段のエラー検出、修正機能を増加する必要がない。

これにより、パラレル駆動数の増加ができることから、
高速データ転送及び大容量のバブルファイル記憶装置を
製造することが可能となる。

【図面の簡単な説明】

第１図は、本発明のバブルファイル記憶装置に係る原理
図、 第２図は、本発明の実施例のバブルファイル記憶装置に
係る構成図、 第３図は、本発明の実施例のデータ列組替え手段に係る
説明図、 第４図（ａ）、（ｂ）は、本発明の実施例のデータ配列
と、従来例のデータ配列とを比較する図、第５図（ａ）
、（ｂ）は、本発明の実施例のＥＣＣ回路に係る説明図
、 第６図＜ａ）、　　（ｂ）は、従来例のバブルファイル
記憶装置に係る構成図、 第７図は、従来例に係る問題点を説明する図である。 （符号の説明） １１・・・エラー検出手段、 １２・・・データ入出力制御手段、 １３・・・データ列組替え手段、 ＢＭＯ，ＢＭｉ、ＢＭｎ・・・バブルメモリ手段、Ｄｉ
ｎ・・・外部入力データ、 Ｄｏｕｔ・・・外部出力データ。

Claims (1)

1. 【特許請求の範囲】 外部入力データ（Ｄｉｎ）にエラー検出情報を付加し、
   読出し時に外部出力データ（Ｄｏｕｔ）のエラー検出を
   するエラー検出手段（１１）と、前記外部入出力データ
   （Ｄｉｎ、Ｄｏｕｔ）の入出力制御をするデータ入出力
   制御手段（１２）と、 前記データ入出力制御手段（１２）に接続される複数の
   バブルメモリ手段（ＢＭ０〜ＢＭｎ）から成るバブルフ
   ァイル記憶装置において、 前記バブルメモリ手段（ＢＭ０〜ＢＭｎ）と、データ入
   出力制御手段（１２）との間にデータ列組替え手段（１
   ３）を設け、 前記データ列組替え手段（１３）は、データ書込み時に
   は、外部入力データ（Ｄｉｎ）のデータ配列を、各バブ
   ルメモリ手段（ＢＭｉ）毎に該外部入力データ（Ｄｉｎ
   ）をシリアルに供給するデータ配列に組替え、 前記各バブルメモリ手段（ＢＭｉ）からのデータ読出し
   時には、読出されたデータ配列を、前記外部入力データ
   （Ｄｉｎ）のデータ配列に組替えることを特徴とするバ
   ブルファイル記憶装置。