JPH02220462A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02220462A JPH02220462A JP1041452A JP4145289A JPH02220462A JP H02220462 A JPH02220462 A JP H02220462A JP 1041452 A JP1041452 A JP 1041452A JP 4145289 A JP4145289 A JP 4145289A JP H02220462 A JPH02220462 A JP H02220462A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［慨 要］
少なくとも上下に重なる二導電領域（上層導電領域が絶
縁膜上に設けられた配線体からなり、下層導電領域がシ
リコン基板に設けられた半導体層からなる場合、上下層
導電領域が共に配線体からなる場合、上下層導電領域が
共にシリコン基板に設けられた半導体層からなる場合等
）を有する半導体装置に関し、下層導電領域の一部の直
上の上層導電領域（下に絶縁膜が有る場合を含む）に下
層導電領域を露出するトレンチを設け、次いでこのトレ
ンチに選択化学気相成長導電膜等を平坦に埋め込み、こ
の導電膜を介し、上層導電領域の少なくとも側面及び下
層導電領域の少なくとも上面において三領域を同電位に
接続させ、微細なコンタクト領域の形成による高集積１
ヒ且つエレクトロマイグレーションを改善したステップ
カバレッジの良い配線体の形成による高信頼性を持たせ
た半導体集積回路の形成を可能とした半導体装置。
縁膜上に設けられた配線体からなり、下層導電領域がシ
リコン基板に設けられた半導体層からなる場合、上下層
導電領域が共に配線体からなる場合、上下層導電領域が
共にシリコン基板に設けられた半導体層からなる場合等
）を有する半導体装置に関し、下層導電領域の一部の直
上の上層導電領域（下に絶縁膜が有る場合を含む）に下
層導電領域を露出するトレンチを設け、次いでこのトレ
ンチに選択化学気相成長導電膜等を平坦に埋め込み、こ
の導電膜を介し、上層導電領域の少なくとも側面及び下
層導電領域の少なくとも上面において三領域を同電位に
接続させ、微細なコンタクト領域の形成による高集積１
ヒ且つエレクトロマイグレーションを改善したステップ
カバレッジの良い配線体の形成による高信頼性を持たせ
た半導体集積回路の形成を可能とした半導体装置。
［産業上の利用分野］
本発明はＭＩＳ及びバイポーラ型半導体装置に係り、特
に、少なくとも上下に重なる二導電領域を有する半導体
装置において、上層導電領域と下層導電領域の接続を容
易にし、高集積且つ高信頼性を持たせた半導（ＩＦ、集
積回路の形成を可能ならしめる半導体装置に関する９ ＬＳＩ、超ＬＳＩ等、極度に高集積化されるＭＩＳ及び
バイポーラ型半導体装置においては、素子の微細化が進
むにつれ、二導電領域が重なって形成されるようになり
、レイアウト上、両領域を同電位で接続したい場合が生
じてくる９上層導電領域と下層導電領域を微細なコンタ
クト窓で直接接続するとステップカバレッジが悪い配線
となりエレクトロマイグレーションにょろりｆ命が劣（
ヒし高信頼性への妨げとなり、又、第３の配線体で両領
域を別々に接続すると高集積化への妨げとなるという問
題が顕著になってきている９そこで上層導電領域と下層
導電領域を微細なコンタクト領域で且つステップカバレ
ッジ良く接続できる手段が要望されている。
に、少なくとも上下に重なる二導電領域を有する半導体
装置において、上層導電領域と下層導電領域の接続を容
易にし、高集積且つ高信頼性を持たせた半導（ＩＦ、集
積回路の形成を可能ならしめる半導体装置に関する９ ＬＳＩ、超ＬＳＩ等、極度に高集積化されるＭＩＳ及び
バイポーラ型半導体装置においては、素子の微細化が進
むにつれ、二導電領域が重なって形成されるようになり
、レイアウト上、両領域を同電位で接続したい場合が生
じてくる９上層導電領域と下層導電領域を微細なコンタ
クト窓で直接接続するとステップカバレッジが悪い配線
となりエレクトロマイグレーションにょろりｆ命が劣（
ヒし高信頼性への妨げとなり、又、第３の配線体で両領
域を別々に接続すると高集積化への妨げとなるという問
題が顕著になってきている９そこで上層導電領域と下層
導電領域を微細なコンタクト領域で且つステップカバレ
ッジ良く接続できる手段が要望されている。
［従来の技術］
第６図は従来の半導体装置の第１の模式側断面図である
。同図において、５１はｐ−型シリコン（Ｓｉ）基板、
５２はｐ型チャネルストッパー領域、５３はフィールド
酸化膜、５４はｎ十型不純物領域、５５はブロック用酸
化膜、５６は燐珪酸ガラス（ＰＳＧ）膜５７はＡ１配線
を示している。この従来の半導体装置においては、上層
導電領域であるＡＩ配線５７と下層導電領域であるｎ十
型不純物領域５４を微細なコンタクト窓で直接接続して
いるためステップカバレッジが極めて悪いＡ１配線５７
を形成しておりエレクトロマイグレーションにより寿命
が劣化し高信頼性を保証できない問題があった。
。同図において、５１はｐ−型シリコン（Ｓｉ）基板、
５２はｐ型チャネルストッパー領域、５３はフィールド
酸化膜、５４はｎ十型不純物領域、５５はブロック用酸
化膜、５６は燐珪酸ガラス（ＰＳＧ）膜５７はＡ１配線
を示している。この従来の半導体装置においては、上層
導電領域であるＡＩ配線５７と下層導電領域であるｎ十
型不純物領域５４を微細なコンタクト窓で直接接続して
いるためステップカバレッジが極めて悪いＡ１配線５７
を形成しておりエレクトロマイグレーションにより寿命
が劣化し高信頼性を保証できない問題があった。
第７図は従来の半導体装置の第２の模式側断面図である
。同図において、５１はｐ−型シリコン（Ｓｉ）基板、
５２はｐ型チャネルストッパー領域、５３はフィールド
酸化膜、５４ａはｎ十型ソース領域、５４１）はｎ＋型
トドレイン領域５５はブロック用酸化膜、５６は燐珪酸
ガラス（ＰＳＧ）膜、５７ａはソース配線、５７ｂはド
レイン配線、５７ｃは基板コンタクト配線、５８はｐ十
型基板コンタクト領域、５９はゲート酸化膜、６０はゲ
ート電極を示している。この従来の半導体装置において
は、上層導電領域であるｎ十型ソース領域５４ａと下層
導電領域であるｐ −型シリコン（Ｓｉ）基板５１を直
接接続していない９すなはちｎ十型ソース領域５４ａは
ソース配線５７ａで接続し、ｐ−型シリコン（Ｓｉ）基
板５１はｎ十型ソース領域５４ａと分離して設けられた
ｐ十型基板コンタクト領域５８を介在して基板コンタク
ト配線５７ｃと接続している。このなめ高集積化を達成
できないという問題もあった。
。同図において、５１はｐ−型シリコン（Ｓｉ）基板、
５２はｐ型チャネルストッパー領域、５３はフィールド
酸化膜、５４ａはｎ十型ソース領域、５４１）はｎ＋型
トドレイン領域５５はブロック用酸化膜、５６は燐珪酸
ガラス（ＰＳＧ）膜、５７ａはソース配線、５７ｂはド
レイン配線、５７ｃは基板コンタクト配線、５８はｐ十
型基板コンタクト領域、５９はゲート酸化膜、６０はゲ
ート電極を示している。この従来の半導体装置において
は、上層導電領域であるｎ十型ソース領域５４ａと下層
導電領域であるｐ −型シリコン（Ｓｉ）基板５１を直
接接続していない９すなはちｎ十型ソース領域５４ａは
ソース配線５７ａで接続し、ｐ−型シリコン（Ｓｉ）基
板５１はｎ十型ソース領域５４ａと分離して設けられた
ｐ十型基板コンタクト領域５８を介在して基板コンタク
ト配線５７ｃと接続している。このなめ高集積化を達成
できないという問題もあった。
［発明が解決しようとする問題点］
本発明が解決しようとする問題点は、上記の二従来例に
示されるように、少なくとも上下に重なる二導電領域を
持つ半導体装置において、上層導電領域と下層導電領域
の接続に関し、高集積化を可能とする微細なコンタクト
領域の形成且つ高信頼性を可能とするエレクトロマイグ
レーションを改善したステップカバレッジの良い配線体
を形成した半導体装置の実現が困難であったことである
［問題点を解決するための手段］ 上記問題点は、少なくとも上下に重なる二導電領域を有
する半導体装置であって、下層導電領域の一部の直上の
上層導電領域に該下層導電領域を露出するトレンチを設
け、該トレンチが、該上層導電領域の少なくとも側面及
び該下層導電領域の少なくとも上面に接して設けられた
導電膜により埋め込まれた本発明による半導体装置によ
って解決される。
示されるように、少なくとも上下に重なる二導電領域を
持つ半導体装置において、上層導電領域と下層導電領域
の接続に関し、高集積化を可能とする微細なコンタクト
領域の形成且つ高信頼性を可能とするエレクトロマイグ
レーションを改善したステップカバレッジの良い配線体
を形成した半導体装置の実現が困難であったことである
［問題点を解決するための手段］ 上記問題点は、少なくとも上下に重なる二導電領域を有
する半導体装置であって、下層導電領域の一部の直上の
上層導電領域に該下層導電領域を露出するトレンチを設
け、該トレンチが、該上層導電領域の少なくとも側面及
び該下層導電領域の少なくとも上面に接して設けられた
導電膜により埋め込まれた本発明による半導体装置によ
って解決される。
［作 用］
即ち本発明の半導体装置においては、第１図にに示され
るように、少なくとも上下に重なる二導電領域を持つ半
導体装置において、上層導電領域と下層導電領域の接続
に関し、下層導電領域の一部の直上の上層導電領域及び
燐珪酸ガラス（ＰＳＧ）膜に下層導電領域を露出するト
レンチを設け、次いでこのトレンチに選択気相成長導電
膜等を平坦に埋め込み、この導電膜を介し、上層導電領
域の少なくとも側面及び下層導電領域の少なくとも上面
において三領域を同電位に接続させる。したがって、微
細なコンタクト領域の形成による高集積化且つエレクト
ロマイグレーションを改善したステップカバレッジの良
い配線体の形成による高信頼性を持たせた半導体集積回
路を実現することができるようになる。
るように、少なくとも上下に重なる二導電領域を持つ半
導体装置において、上層導電領域と下層導電領域の接続
に関し、下層導電領域の一部の直上の上層導電領域及び
燐珪酸ガラス（ＰＳＧ）膜に下層導電領域を露出するト
レンチを設け、次いでこのトレンチに選択気相成長導電
膜等を平坦に埋め込み、この導電膜を介し、上層導電領
域の少なくとも側面及び下層導電領域の少なくとも上面
において三領域を同電位に接続させる。したがって、微
細なコンタクト領域の形成による高集積化且つエレクト
ロマイグレーションを改善したステップカバレッジの良
い配線体の形成による高信頼性を持たせた半導体集積回
路を実現することができるようになる。
［実施例］
以下本発明を、図示実施例により具体的に説明する。
第１図（ａ）（ｂ）は本発明の半導体装置における第１
の実施例の模式図、第２図は本発明の半導体装置におけ
る第２の実施例の模式側断面図、第３図（ａ）（ｂ）は
本発明の半導体装置における第３の実施例の模式側断面
図、第４図は本発明の半導体装置における第４の実施例
の模式側断面図、第５図（ａ）〜（ｄ）は本発明の製造
方法の一実施例の工程断面図である。
の実施例の模式図、第２図は本発明の半導体装置におけ
る第２の実施例の模式側断面図、第３図（ａ）（ｂ）は
本発明の半導体装置における第３の実施例の模式側断面
図、第４図は本発明の半導体装置における第４の実施例
の模式側断面図、第５図（ａ）〜（ｄ）は本発明の製造
方法の一実施例の工程断面図である。
全図を通じ同一対象物は同一符号で示す９第１図はｐ型
シリコン（Ｓｉ）基板を用いた際の本発明の第１の実施
例で、（ａ）は側断面図を、（ｂ）は平面図を模式的に
示している。１は１０１５ｃｍ−３程度のｐ−型シリコ
ン（Ｓｉ）基板、２は１０１７ｃｍ−３程度のｐ型チャ
ネルストッパー領域、３は６００ ｎｍ程度のフィール
ド酸化膜、４は１０”ｃｍ−３程度のｎ十型不純物領域
、５は５０１程度のブロック用酸化膜、６は８００ｎ−
程度の燐珪酸ガラス（ＰＳＧ）膜、７はＩＰ１程度のＡ
１配線、８は埋め込み導電Ｍ、（選択ｆヒ学気相成長導
電膜）９は２００ ｎｍ程度の眉間絶縁膜（プラズマ化
学気相成長膜）を示す。
シリコン（Ｓｉ）基板を用いた際の本発明の第１の実施
例で、（ａ）は側断面図を、（ｂ）は平面図を模式的に
示している。１は１０１５ｃｍ−３程度のｐ−型シリコ
ン（Ｓｉ）基板、２は１０１７ｃｍ−３程度のｐ型チャ
ネルストッパー領域、３は６００ ｎｍ程度のフィール
ド酸化膜、４は１０”ｃｍ−３程度のｎ十型不純物領域
、５は５０１程度のブロック用酸化膜、６は８００ｎ−
程度の燐珪酸ガラス（ＰＳＧ）膜、７はＩＰ１程度のＡ
１配線、８は埋め込み導電Ｍ、（選択ｆヒ学気相成長導
電膜）９は２００ ｎｍ程度の眉間絶縁膜（プラズマ化
学気相成長膜）を示す。
同図において、上層導電領域であるＡＩ配線７と下層導
電領域であるｎ十型不純物領域４の接続に関し、ｎ十型
不純物領域４の一部の直上のＡ１配線７及び燐珪酸ガラ
ス（ＰＳＧ）膜６にｎ十型不純物領域４を露出するトレ
ンチを設け、次いでこのトレンチに選択化学気相成長導
電膜８を平坦に埋め込み、この選択化学気相成長導電膜
８を介し、ＡＩ配線７の側面及びｎ十型不純物領域４の
上面において三領域を同電位に接続させている。したが
って微細なコンタクト領域の形成により高集積化が可能
となる。又、ステップカバレッジの良い配線体の形成に
よりエレクトロマイグレーション寿命の劣化を改善でき
高信頼性を保証できる。さらにコンタクト領域において
、Ａ１配線７とＡ１配線７は完全に切断され、選択化学
気相成長導電膜８により接続されているため、このコン
タクト領域で、ＡＩの金属イオンの移動を止められるこ
とになり、エレクトロマイグレーションが極めて起こり
にくい構造になっており、いっそう高信頼性を保証する
ことができる。
電領域であるｎ十型不純物領域４の接続に関し、ｎ十型
不純物領域４の一部の直上のＡ１配線７及び燐珪酸ガラ
ス（ＰＳＧ）膜６にｎ十型不純物領域４を露出するトレ
ンチを設け、次いでこのトレンチに選択化学気相成長導
電膜８を平坦に埋め込み、この選択化学気相成長導電膜
８を介し、ＡＩ配線７の側面及びｎ十型不純物領域４の
上面において三領域を同電位に接続させている。したが
って微細なコンタクト領域の形成により高集積化が可能
となる。又、ステップカバレッジの良い配線体の形成に
よりエレクトロマイグレーション寿命の劣化を改善でき
高信頼性を保証できる。さらにコンタクト領域において
、Ａ１配線７とＡ１配線７は完全に切断され、選択化学
気相成長導電膜８により接続されているため、このコン
タクト領域で、ＡＩの金属イオンの移動を止められるこ
とになり、エレクトロマイグレーションが極めて起こり
にくい構造になっており、いっそう高信頼性を保証する
ことができる。
第２図は本発明の半導体装置における第２の実施例の模
式側断面図を示している。１は１０ ｃｍ程度のｐ−
型シリコン（Ｓｉ）基板、３は６００ ｎｍ程度のフィ
ールド酸化膜、６は８００１程度の燐珪酸ガラス（ＰＳ
Ｇ）膜、７は ５００ｎ鵬程度の一層目のＡＩ配線、８
は埋め込み導電膜（選択化学気相成長導電膜）９は６０
０１程度の層間絶縁膜（プラズマ化学気相成長膜）、１
０は１−鵬程度の二層目のＡ１配線、を示している。
式側断面図を示している。１は１０ ｃｍ程度のｐ−
型シリコン（Ｓｉ）基板、３は６００ ｎｍ程度のフィ
ールド酸化膜、６は８００１程度の燐珪酸ガラス（ＰＳ
Ｇ）膜、７は ５００ｎ鵬程度の一層目のＡＩ配線、８
は埋め込み導電膜（選択化学気相成長導電膜）９は６０
０１程度の層間絶縁膜（プラズマ化学気相成長膜）、１
０は１−鵬程度の二層目のＡ１配線、を示している。
同図においては、多層配線間の接続を形成している。−
層目Ａ１配線７と二層目Ａ１配線１０の接続に関し、−
層目Ａ１配線７の一部の直上の二層目Ａ１配線１０及び
層間絶縁膜９に一層目ＡＩ配線７を露出するトレンチを
設け、次いでこのトレンチに選択化学気相成長導電膜８
を平坦に埋め込み、この選択化学気相成長導電膜８を介
し、二層目Ａ１配線１０の側面及び−層目ＡＩ配線７の
上面において三領域を同電位に接続させることにより、
前述の効果を達成している。又、同時に二層目ＡＩ配線
１０上にも選択化学気相成長導電膜８を形成し、ストレ
スマイグレージョンに強い配線体をも形成している９第
３図（ａ）（ｂ）は本発明の半導体装置における第３の
実施例の模式側断面図で、（ａ）はソース配線を設ける
場合を、（ｂ）はソース配線を設けない場合を示してい
る。１は１０１５Ｃ「３程度のｐ−型シリコン（Ｓｉ）
基板、２は１０ ＣＯｌ 程度のｐ型チャネルスト
ッパー領域、３は６００ ｎｍ程度のフィールド酸化膜
、４ａは１０２ｏＣＩ１１−３程度（７）ｎ十型ソース
領域、４ｂは１０ ｃｍ 程度のｎ十型ドレイン領
域、５は５０ｎｓ程度のブロック用酸化膜、６は８００
ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、７ａは１．ｇ
ｌｌ程度のソース配線、７ｂは１．ｕｍ程度のトレイン
配線、８は埋め込み導電膜（選択化学気相成長導電膜）
１１は２０ ｎｍ程度のゲート酸化膜、１２は３００
ｎｍ程度のゲート電極、１３は基板コンタクト電極を示
している。
層目Ａ１配線７と二層目Ａ１配線１０の接続に関し、−
層目Ａ１配線７の一部の直上の二層目Ａ１配線１０及び
層間絶縁膜９に一層目ＡＩ配線７を露出するトレンチを
設け、次いでこのトレンチに選択化学気相成長導電膜８
を平坦に埋め込み、この選択化学気相成長導電膜８を介
し、二層目Ａ１配線１０の側面及び−層目ＡＩ配線７の
上面において三領域を同電位に接続させることにより、
前述の効果を達成している。又、同時に二層目ＡＩ配線
１０上にも選択化学気相成長導電膜８を形成し、ストレ
スマイグレージョンに強い配線体をも形成している９第
３図（ａ）（ｂ）は本発明の半導体装置における第３の
実施例の模式側断面図で、（ａ）はソース配線を設ける
場合を、（ｂ）はソース配線を設けない場合を示してい
る。１は１０１５Ｃ「３程度のｐ−型シリコン（Ｓｉ）
基板、２は１０ ＣＯｌ 程度のｐ型チャネルスト
ッパー領域、３は６００ ｎｍ程度のフィールド酸化膜
、４ａは１０２ｏＣＩ１１−３程度（７）ｎ十型ソース
領域、４ｂは１０ ｃｍ 程度のｎ十型ドレイン領
域、５は５０ｎｓ程度のブロック用酸化膜、６は８００
ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、７ａは１．ｇ
ｌｌ程度のソース配線、７ｂは１．ｕｍ程度のトレイン
配線、８は埋め込み導電膜（選択化学気相成長導電膜）
１１は２０ ｎｍ程度のゲート酸化膜、１２は３００
ｎｍ程度のゲート電極、１３は基板コンタクト電極を示
している。
同図において、上層導電領域であるｎ十型ソース領域４
ａと下層導電領域であるｐ−型シリコン（Ｓｉ）基板１
の接続に関し、ｐ−型シリコン（Ｓｉ）基板１の一部の
直上のｎ十型ソース領域４ａにｐ−型シリコン（Ｓｉ）
基板１を露出するトレンチを設け、次いでこのトレンチ
に選択ｆヒ学気相成長導電膜８を平坦に埋め込み、この
選択化学気相成長導電膜８を介し、ｎ十型ソース領域４
ａの側面とｐ−型シリコン（Ｓｉ）基板１の側面及び上
面において三領域を同電位に接続させている。したがっ
て、従来例で示したように、特別に基板コンタクト領域
を設けずにｎ十型ソース領域４ａの一部で基板コンタク
ト領域をも形成しており、極めて高集積な構造となって
いる。（ａ）ではソース配線を設けているが、（ｂ）で
はｐ−型シリコン（Ｓｉ）基板１の背面で基板電位を与
えており、ソース配線を設けておらず、配線のレイアウ
トの自由度が増し、さらに高集積化が期待できる。
ａと下層導電領域であるｐ−型シリコン（Ｓｉ）基板１
の接続に関し、ｐ−型シリコン（Ｓｉ）基板１の一部の
直上のｎ十型ソース領域４ａにｐ−型シリコン（Ｓｉ）
基板１を露出するトレンチを設け、次いでこのトレンチ
に選択ｆヒ学気相成長導電膜８を平坦に埋め込み、この
選択化学気相成長導電膜８を介し、ｎ十型ソース領域４
ａの側面とｐ−型シリコン（Ｓｉ）基板１の側面及び上
面において三領域を同電位に接続させている。したがっ
て、従来例で示したように、特別に基板コンタクト領域
を設けずにｎ十型ソース領域４ａの一部で基板コンタク
ト領域をも形成しており、極めて高集積な構造となって
いる。（ａ）ではソース配線を設けているが、（ｂ）で
はｐ−型シリコン（Ｓｉ）基板１の背面で基板電位を与
えており、ソース配線を設けておらず、配線のレイアウ
トの自由度が増し、さらに高集積化が期待できる。
第４図は本発明の半導体装置における第４の実施例の模
式側断面図を示している。１は１０１６Ｃ１ｌ−３程度
のｐ−型シリコン（Ｓｉ）基板、５は５（）ｎｍ程度の
ブロック用酸化膜、６は８００１程度の燐珪酸ガラス（
ＰＳＧ）膜、７は１戸−程度のＡ１配線、８は埋め込み
導電膜（選択化学気相成長導電膜）、１４は１０２０Ｃ
鵬−３程度のｎ十型埋め込み層、１５は１０１１０ｌ７
’程度のｎ−型コレクタ領域、１６は１０１１０ｌ７’
程度のｐ型素子分離領域、１７は１０１７ｃｍ−３程度
のｐ型ベース領域、１８は１０２０ｃ１３程度のｐ十型
ベースコンタクト領域、１９は１０′ｌりＣ１３程度の
ｎ十型エミッタ領域、２０は下地の酸化膜、２１はエミ
ッタ形成用多結晶シリコン膜を示している。
式側断面図を示している。１は１０１６Ｃ１ｌ−３程度
のｐ−型シリコン（Ｓｉ）基板、５は５（）ｎｍ程度の
ブロック用酸化膜、６は８００１程度の燐珪酸ガラス（
ＰＳＧ）膜、７は１戸−程度のＡ１配線、８は埋め込み
導電膜（選択化学気相成長導電膜）、１４は１０２０Ｃ
鵬−３程度のｎ十型埋め込み層、１５は１０１１０ｌ７
’程度のｎ−型コレクタ領域、１６は１０１１０ｌ７’
程度のｐ型素子分離領域、１７は１０１７ｃｍ−３程度
のｐ型ベース領域、１８は１０２０ｃ１３程度のｐ十型
ベースコンタクト領域、１９は１０′ｌりＣ１３程度の
ｎ十型エミッタ領域、２０は下地の酸化膜、２１はエミ
ッタ形成用多結晶シリコン膜を示している。
同図において、上層導電領域であるｎ−型コレクタ領域
１５と下層導電領域であるｎ十型埋め込み層１４の接続
に関し、ｎ十型埋め込み層１４の一部の直上のｎ−型コ
レクタ領域１５にｎ十型埋め込み層１４を露出するトレ
ンチを設け、次いでこのトレンチに選択化学気相成長導
電膜８を平坦に埋め込みこの選択化学気相成長導電膜８
を介し、ｎ−型コレクタ領域１５の側面とｎ十型埋め込
み層１４の側面及び上面において三領域を低抵抗に接続
させている。したがって、従来の不純物拡散層による接
続に比較し、高集積且つ高速な半導体装置の形成が可能
となる。
１５と下層導電領域であるｎ十型埋め込み層１４の接続
に関し、ｎ十型埋め込み層１４の一部の直上のｎ−型コ
レクタ領域１５にｎ十型埋め込み層１４を露出するトレ
ンチを設け、次いでこのトレンチに選択化学気相成長導
電膜８を平坦に埋め込みこの選択化学気相成長導電膜８
を介し、ｎ−型コレクタ領域１５の側面とｎ十型埋め込
み層１４の側面及び上面において三領域を低抵抗に接続
させている。したがって、従来の不純物拡散層による接
続に比較し、高集積且つ高速な半導体装置の形成が可能
となる。
次いで本発明に係る半導体装置の製造方法の一実施例に
ついて第５図（ａ）〜（ｄ）を参照して説明する。
ついて第５図（ａ）〜（ｄ）を参照して説明する。
第５図（ａ）
通常の技法を適用することにより、ｐ−型シリコン（Ｓ
ｉ）基板１にｐ型チャネルストッパー領域２フィールド
酸化膜３、ｎ＋型不純物領域４、ブロック用酸化膜５、
燐珪酸ガラス（ＰＳＧ）膜６等を形成する。
ｉ）基板１にｐ型チャネルストッパー領域２フィールド
酸化膜３、ｎ＋型不純物領域４、ブロック用酸化膜５、
燐珪酸ガラス（ＰＳＧ）膜６等を形成する。
第５図（ｂ）
次いで全面にスパッタによりＡＩを１１１程度、マスク
層となるプラズマ化学気相成長膜９を２０ｏｎ鵬程度成
長させる９次いで通常のフォトリソグラフィー技術を利
用し、Ａ１配線７をパターニング形成する。
層となるプラズマ化学気相成長膜９を２０ｏｎ鵬程度成
長させる９次いで通常のフォトリソグラフィー技術を利
用し、Ａ１配線７をパターニング形成する。
第５図（Ｃ）
次いで通常のフォトリソグラフィー技術を利用し、ｎ十
型不純物領域４の一部の直上のプラズマ化学気相成長膜
９、Ａ１配線７、燐珪酸ガラス（ＰＳＧ）膜６及びブロ
ック用酸化膜５にｎ十型不純物領域４に達するコンタク
ト領域となるトレンチを開孔する。
型不純物領域４の一部の直上のプラズマ化学気相成長膜
９、Ａ１配線７、燐珪酸ガラス（ＰＳＧ）膜６及びブロ
ック用酸化膜５にｎ十型不純物領域４に達するコンタク
ト領域となるトレンチを開孔する。
第５図（ｄ）
次いでこのトレンチに選択化学気相成長導電膜８を平坦
に埋め込み、この選択化学気相成長導電膜８を介して、
Ａ１配線７とｎ十型不純物領域４の接続を完成する。な
お、トレンチ以外のＡ１配線７エツジに成長する選択ｆ
ヒ学気相成長導電膜８は別のフォトリソグラフィー工程
によりエツチング除去してもよい、又、上記実施例はＡ
１配線パターニング後にトレンチを形成したが、Ａ１配
線パターニング前にトレンチを形成し、選択化学気相成
長導電膜８を埋め込む方法によってもよい。
に埋め込み、この選択化学気相成長導電膜８を介して、
Ａ１配線７とｎ十型不純物領域４の接続を完成する。な
お、トレンチ以外のＡ１配線７エツジに成長する選択ｆ
ヒ学気相成長導電膜８は別のフォトリソグラフィー工程
によりエツチング除去してもよい、又、上記実施例はＡ
１配線パターニング後にトレンチを形成したが、Ａ１配
線パターニング前にトレンチを形成し、選択化学気相成
長導電膜８を埋め込む方法によってもよい。
以上実施例に示したように、本発明の半導体装置によれ
ば、少なくとも上下に重なる二導電領域を持つ半導体装
置において、上層導電領域と下層導電領域の接続は、下
層導電領域の一部の直上の上層導電領域に下層導電領域
を露出するトレンチを設け、次いでこのトレンチに選択
気相成長導電膜等を平坦に埋め込み、この導電膜を介し
、上層導電領域の少なくとも側面及び下層導電領域の少
なくとも上面において三領域を同電位に接続させる構造
により形成される９したがって、微細なコンタクト領域
の形成により高集積化が可能になり又、エレクトロマイ
グレーションを改善したステップカバレッジの良い配線
体の形成により高信頼性をも可能にすることができる。
ば、少なくとも上下に重なる二導電領域を持つ半導体装
置において、上層導電領域と下層導電領域の接続は、下
層導電領域の一部の直上の上層導電領域に下層導電領域
を露出するトレンチを設け、次いでこのトレンチに選択
気相成長導電膜等を平坦に埋め込み、この導電膜を介し
、上層導電領域の少なくとも側面及び下層導電領域の少
なくとも上面において三領域を同電位に接続させる構造
により形成される９したがって、微細なコンタクト領域
の形成により高集積化が可能になり又、エレクトロマイ
グレーションを改善したステップカバレッジの良い配線
体の形成により高信頼性をも可能にすることができる。
［発明の効果］
以上説明のように本発明によれば、少なくとも上下に重
なる二導電領域を持つＭＩＳ及びバイポーラ型半導体装
置において、上層導電領域と下層導電領域の接続を微細
なコンタクト領域で、又、エレクトロマイグレーション
を改善したステップカバレッジの良い配線体で形成でき
るため高集積及び高信頼を併せ持つ極めて秀れた半導体
集積回路を得ることができる。
なる二導電領域を持つＭＩＳ及びバイポーラ型半導体装
置において、上層導電領域と下層導電領域の接続を微細
なコンタクト領域で、又、エレクトロマイグレーション
を改善したステップカバレッジの良い配線体で形成でき
るため高集積及び高信頼を併せ持つ極めて秀れた半導体
集積回路を得ることができる。
第１図（ａ）（ｂ）は本発明の半導体装置における第１
の実施例の模式図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）（ｂ）は本発明の半導体装置における第３
の実施例の模式側断面図、 第４図は本発明の半導体装置における第４の実施例の模
式側断面図、 第５図（ａ）〜（ｄ）は本発明の製造方法の一実施例の
工程断面図、 第６図は従来の半導体装置の第１の模式側断面図、 第７図は従来の半導体装置の第２の模式側断面図である
。 図において、 ■はｐ−型シリコン（Ｓｉ）基板、 ２はｐ型チャネルストッパー領域、 ３はフィールド酸化膜、 ４はｎ十型不純物領域、 ４ａ、４ｂはｎ十型ソース領域、ｎ十型ドレイン領域、 ５はブロック用酸化膜、 ６は燐珪酸ガラス（ＰＳＧ）膜、 ７はＡＩ配線（−層目Ａ１配線）、 ７ａ、 ７ｂはソース配線、ドレイン配線、８は埋め込
み導電膜（選択化学気相成長導電膜）、 ９は眉間絶縁膜（プラズマ化学気相成長膜）、１０は二
層目Ａ１配線、 １１はゲート酸化膜、 １２はゲート電極、 １３は基板コンタクト電極、 １４はｎ十型埋め込み層、 １５はｎ−型コレクタ領域、 １６はｐ型素子分離領域、 １７はｐ型ベース領域、 １８はｐ十型ベースコンタクト領域、 １９はｎ十型エミッタ領域、 ２０は下地の酸化膜、 ２１はエミッタ形成用多結晶シリコン膜を示す。
の実施例の模式図、 第２図は本発明の半導体装置における第２の実施例の模
式側断面図、 第３図（ａ）（ｂ）は本発明の半導体装置における第３
の実施例の模式側断面図、 第４図は本発明の半導体装置における第４の実施例の模
式側断面図、 第５図（ａ）〜（ｄ）は本発明の製造方法の一実施例の
工程断面図、 第６図は従来の半導体装置の第１の模式側断面図、 第７図は従来の半導体装置の第２の模式側断面図である
。 図において、 ■はｐ−型シリコン（Ｓｉ）基板、 ２はｐ型チャネルストッパー領域、 ３はフィールド酸化膜、 ４はｎ十型不純物領域、 ４ａ、４ｂはｎ十型ソース領域、ｎ十型ドレイン領域、 ５はブロック用酸化膜、 ６は燐珪酸ガラス（ＰＳＧ）膜、 ７はＡＩ配線（−層目Ａ１配線）、 ７ａ、 ７ｂはソース配線、ドレイン配線、８は埋め込
み導電膜（選択化学気相成長導電膜）、 ９は眉間絶縁膜（プラズマ化学気相成長膜）、１０は二
層目Ａ１配線、 １１はゲート酸化膜、 １２はゲート電極、 １３は基板コンタクト電極、 １４はｎ十型埋め込み層、 １５はｎ−型コレクタ領域、 １６はｐ型素子分離領域、 １７はｐ型ベース領域、 １８はｐ十型ベースコンタクト領域、 １９はｎ十型エミッタ領域、 ２０は下地の酸化膜、 ２１はエミッタ形成用多結晶シリコン膜を示す。
Claims (5)
- （１）少なくとも上下に重なる二導電領域を有する半導
体装置であって、下層導電領域の一部の直上の上層導電
領域に該下層導電領域を露出するトレンチを設け、該ト
レンチが、該上層導電領域の少なくとも側面及び該下層
導電領域の少なくとも上面に接して設けられた導電膜に
より埋め込まれたことを特徴とする半導体装置。 - （２）前記上層導電領域が絶縁膜上に設けられた配線体
からなり、前記下層導電領域がシリコン基板に設けられ
た半導体層からなることを特徴とする特許請求の範囲第
１項記載の半導体装置。 - （３）前記上下層導電領域が共に配線体からなることを
特徴とする特許請求の範囲第１項記載の半導体装置。 - （４）前記上下層導電領域が共にシリコン基板に設けら
れた半導体層からなることを特徴とする特許請求の範囲
第１項記載の半導体装置。 - （５）前記導電膜が選択化学気相成長膜からなることを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041452A JPH02220462A (ja) | 1989-02-21 | 1989-02-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1041452A JPH02220462A (ja) | 1989-02-21 | 1989-02-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02220462A true JPH02220462A (ja) | 1990-09-03 |
Family
ID=12608772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1041452A Pending JPH02220462A (ja) | 1989-02-21 | 1989-02-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02220462A (ja) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265867A (ja) * | 1985-05-20 | 1986-11-25 | Nec Corp | 半導体装置 |
| JPS62118543A (ja) * | 1985-11-18 | 1987-05-29 | Nec Corp | 半導体集積回路装置 |
| JPS62203359A (ja) * | 1986-03-03 | 1987-09-08 | Mitsubishi Electric Corp | 積層型半導体装置およびその製造方法 |
| JPS6355960A (ja) * | 1986-08-27 | 1988-03-10 | Hitachi Ltd | 半導体装置 |
| JPS63170953A (ja) * | 1987-01-08 | 1988-07-14 | Fujitsu Ltd | 相補型半導体集積回路 |
| JPS63204649A (ja) * | 1987-02-19 | 1988-08-24 | Nec Corp | 半導体装置 |
| JPS63219160A (ja) * | 1987-03-06 | 1988-09-12 | Nec Corp | 半導体素子及びその製造方法 |
| JPS6477961A (en) * | 1987-09-19 | 1989-03-23 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH0240935A (ja) * | 1988-07-30 | 1990-02-09 | Sony Corp | 多層配線構造 |
-
1989
- 1989-02-21 JP JP1041452A patent/JPH02220462A/ja active Pending
Patent Citations (9)
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