JPH02223244A - エラーカウンタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 例えば、交換機、または多重変換装置内の回線入替部分
に使用するエラーカウンタに関し、回路規模の縮小を図
ることを目的とし、同時に入力するエラーパルスの個数
を数えて得た第１の加算結果と前回の第２の加算結果と
を加算して現在の第２の加算結果を求めた後、該現在の
第２の加算結果を前回の加算結果として次に入力する第
１の加算結果と加算することを操り返すが。

加算の際に生ずる桁上げ信号と該現在の第２の加算結果
とを出力する加算手段と、入力する桁上げ信号の個数を
カウントしてカウント値を出力するカウンタと、入力す
る該現在の第２の加算結果とカウント値から得られるエ
ラーパルスの総数と予め設定された設定値とを比較して
比較結果を出力する比較器とを有する様に構成する。

〔産業上の利用分野〕

本発明は１例えば交換機、または多重変換装置内の回線
入替部分に使用するエラーカウンタに関するものである
。

第３図は本発明の詳細な説明図を示す。図において、入
力信号はインタフェース部１１でフレーム同期が取られ
た後、入力データのタイムスロットがＡ、　Ｂ、　Ｃ，
Ｄの順番で通話路部内の図示しないＴスイッチメモリ（
以下、　ＴＳＷメモリと省略する）に入り、主制御部１
４の制御により１例えばり。

Ａ、Ｂ、Ｃの順番でインタフェース部１３を介して伝送
路に出力することにより３時間的順序の入れ替え、即ち
回線の入れ替えが行われる。

尚１本発明のエラーカウンタは通話路部１２の中に設け
られるが、エラーカウンタとしては回路規模を縮小する
ことが必要である。

〔従来の技術〕

第４図は従来例のブロック図を示す。尚、２１〜２３は
上記通話路部の中のＴＳ−メモリ部分である。

先ず、　ＴＳＷメモリ部分２１に入力したデータはＴＳ
匈メモリ２１２に１例えば８ピント単位で書き込まれる
と共に、パリティ発生器２１１でパリティビットを発生
して書き込まれた対応する８ビット単位のデータに付加
される。

そして、　ＴＳ−メモリ２１２から読み出された８ビツ
トデータは出力データとして送出されるが、−部はパリ
ティエラ検出器２１３に加えられ、ここでパリティビッ
トを発生し、読み出されたパリティビットと比較してＴ
ＳＷメモリ２１２の中でビットエラーが発生したか否か
が検出される。

他のＴＳＷメモリ部分２２．２３でも上記と同様にビッ
トエラーが生じたか否かが検出されるが、この検出は互
いに同時に行われる。

次に、パリティエラー検出器２１３からビットエラーが
生じたことを示すエラーパルスをカウンタ３１に送出す
ると、カウンタ３１はエラーパルスの数をカウントして
ｎビット（ｎは正の整数）のカウント値を加算器３４に
送出する。

他のＴＳ−メモリ部内のパリティエラー検出器からも同
様にエラーパルスを送出したとすると、対応するカウン
タ３２．３３はｎビットのカウント値を同じく加算器３
４に送出する。

そこで、加算器３４は入力したカウント値を加算してｍ
ピッ）　（ｍは正の整数）の加算値を比較器３５に加え
るが、ここには予めｍビットの設定値が加えられている
ので加算値と設定値の大小を比較し、加算値の方が設定
値よりも大ならアラームを第３図の主制御部に送出する
。これにより、主制御部はＴＳＷメモリの障害と判断す
る。

尚、カウンタ３１〜３３はＴ時間毎にカウント値がリセ
ットされる。

〔発明が解決しようとする課題〕

ここで、ＴＳＷメモリは伝送路と１＝１に対応している
ので、伝送路が増加してＴＳＷメモリが増加すれば対応
するカウンタが増加すると共に、カウンタの桁数に対応
する加算器が必要となる。

これにより１回路規模が大きくなると云う問題がある。

本発明は回路規模の縮小を図ることを目的とする。

〔課題を解決する為の手段〕

第１図は本発明の原理ブロック図を示す。

図中、４は同時に入力するエラーパルスの個数を数えて
得た第１の加算結果と前回の第２の加算結果とを加算し
て現在の第２の加算結果を求めた後、該現在の第２の加
算結果を前回の加算結果にして次に入力する第１の加算
結果と加算することを繰り返すが、加算の際に生ずる桁
上げ信号と該現在の第２の加算結果とを出力する加算手
段である。

また、５は入力する桁上げ信号の個数をカウントしてカ
ウント値を出力するカウンタで、６は入力する該現在の
第２の加算結果とカウント値から得られるエラーパルス
の総数と予め設定された設定値とを比較して比較結果を
出力する比較器である。。

〔作用〕

本発明は加算手段４において、同時に入力するエラーパ
ルスの個数を数えて得た第１の加算結果と前回の第２の
加算結果とを加算して現在の第２の加算結果を求める。

そして、該現在の第２の加算結果を前回の第２の加算結
果にして次に入力する第１の加算結果と加算することを
繰り返すが、加算の際に生ずる桁上げ信号と該現在の第
２の加算結果とをカウンタ４と比較器６に送出する。

カウンタ４は入力する桁上げ信号の数をカウントしてカ
ウント値を比較器に送出するので、比較器６は加算手段
からの現在の第２の加算結果とカウント値とからエラー
パルスの総数を求め、予め設定された設定値と比較して
総数の方が設定値よりも大であれば比較結果としてアラ
ームを送出する。しかし、小であればアラームは送出さ
れない。

ここで、エラーパルスの加算は同時に入力するエラーパ
ルスの有無を示す情報を加算して第１の加算結果として
出力すればよい。また、この第１の加算結果と前回の第
２の加算結果との加算は後段に桁上げ信号を加算するカ
ウンタを設けることにより加算した桁数より少し大きい
桁数を持てばよいので、加算手段の規模の縮小が図られ
ると共に、カウンタは１個でよい。

これにより、エラーカウンタの回路規模の縮小が図れる
。

〔実施例］ 第２図は実施例のブロック図を示す。

ここで、加算器４１．４２．　　フリップフロップ４３
は加算手段４の構成部分を示す。尚、全図を通じて同一
符号は同一対象物を示す。以下、　ＴＳ−メモリは３系
列として第２図の動作を説明する。

先ず、前記の様にＴＳ−メモリ部分２１の中のＴＳＷメ
モリ２１２は入力データのタイムスロットと出力データ
のタイムスロットの間で時間的な順序の入れ替えを行っ
ている。

また、パリティエラー検出器２１３はＴＳＷメモリ２１
２で生ずるビットエラーの監視を行っており。

ビットエラーが発生した時は１１発生しない時は０を送
出する。

尚、他のＴＳＷメモリ部分２２．２３もＴＳ−メモリ部
分２１と同様に対応するＴＳ−メモリ（図示せず）で生
ずるビットエラーの監視を行っている。

さて、ＴＳＷメモリ部分２１〜２３から同時にエラーパ
ルスが送出されたとすると、加算器４１はこれを加算し
て第１の加算結果として１．１を加算器４２に送出する
。

一方、加算器４２には前回の第２の加算結果として１．
０が入力しているとすると、現在の第２の加算結果とし
ては０．１になると共に、と桁上げ信号（キャリー）の
１をカウンタ５に送出する。そこで、カウンタのカウン
ト値はエアツブして、比較器６に送出される。

また、現在の第２の加算結果の０，１はフリップフロッ
プ４３で一時保持されて加算器４２と比較器６に加えら
れる。

加算器４２は前回の第２の加算結果として次に入力する
第１の加算結果と加算して現在の第２の加算結果を求め
ることを繰り返し、比較器６は現在の第２の加算結果と
桁上げ信号の数を示すカウント値を用いてエラーパルス
の総数を求め、予め設定されている設定値との大小を比
較して総数の方が大きい時はアラームを送出する。

ここで、フリップフロップ４３に一時保持されている現
在の第２の加算結果とカウント値は１時間毎にリセット
される。

尚、比較器で比較する代わりにカウンタに上記の設定値
の２の補数をロードして、加算器４２から出力さる桁上
げ信号の数が設定値を越えた時にカウンタからキャリー
を送出してアラームとする方法もある。

これにより、エラーカウンタの回路規模の縮小が図られ
る。

〔発明の効果〕

以上詳細に説明した様に本発明によればエラーカウンタ
の回路規模の縮小が図られると云う効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は実施例のブロック図、 第３図は本発明の詳細な説明図、 第４図は従来例のブロック図を示す。 図に−おいて、 ４は加算手段、 ５はカウンタ、 ６は比較器である。 Ａ全１月ｎ７費、チ里ブロソ２図 第　１　　図 ゝＩ４ 木４芒　θＨ／ｌイ史后」イ列　誂　明　図第３図

Claims (1)

1. 【特許請求の範囲】 同時に入力するエラーパルスの個数を数えて得た第１の
   加算結果と前回の第２の加算結果とを加算して現在の第
   ２の加算結果を求めた後、該現在の第２の加算結果を前
   回の加算結果として次に入力する第１の加算結果と加算
   することを繰り返すが、 加算の際に生ずる桁上げ信号と該現在の第２の加算結果
   とを出力する加算手段（４）と、 入力する桁上げ信号の個数をカウントしてカウント値を
   出力するカウンタ（５）と、 入力する該現在の第２の加算結果とカウント値から得ら
   れるエラーパルスの総数と予め設定された設定値とを比
   較して比較結果を出力する比較器（６）とを有すること
   を特徴とするエラーカウンタ。