JPH02228058A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02228058A JPH02228058A JP1049315A JP4931589A JPH02228058A JP H02228058 A JPH02228058 A JP H02228058A JP 1049315 A JP1049315 A JP 1049315A JP 4931589 A JP4931589 A JP 4931589A JP H02228058 A JPH02228058 A JP H02228058A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- thin part
- etching
- inner end
- insulating material
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置、特に多ビンの樹脂封止型半導体
装置に関するものである。
装置に関するものである。
第３図は従来の多ビンの樹脂封止型半導体装置の構成を
示す透視平面図である。この図において（１）は半導体
素子装着用のタブ、（２）はこのタブに接合装着された
半導体素子、（３）はこの半導体素子の電極で、素子の
周縁部に沿って複数個配設されている。（イ）は半導体
素子の周辺に上記電極（３）と対応して配設された複数
個のリードで、後述する樹脂封止を行った際、樹脂内に
位置する内部リード（５１と、樹脂外に位置する外部リ
ード（６）とから構成されている０ｍは内部リード（句
の先端部と、電極Ｂ）とを接続する金線などのワイヤ、
（へ）は樹脂製のパッケージ本体で、上記半導体素子（
２、タブ（１）、ワイヤ（７）及び内部リード（５１を
封止するものである。
示す透視平面図である。この図において（１）は半導体
素子装着用のタブ、（２）はこのタブに接合装着された
半導体素子、（３）はこの半導体素子の電極で、素子の
周縁部に沿って複数個配設されている。（イ）は半導体
素子の周辺に上記電極（３）と対応して配設された複数
個のリードで、後述する樹脂封止を行った際、樹脂内に
位置する内部リード（５１と、樹脂外に位置する外部リ
ード（６）とから構成されている０ｍは内部リード（句
の先端部と、電極Ｂ）とを接続する金線などのワイヤ、
（へ）は樹脂製のパッケージ本体で、上記半導体素子（
２、タブ（１）、ワイヤ（７）及び内部リード（５１を
封止するものである。
このように構成された従来の半導体装置において、タブ
（１）及びリード（イ）は周知のリードフレームとして
構成されるもので、スタンピング法又はエツチング法に
よって加工されるものである。
（１）及びリード（イ）は周知のリードフレームとして
構成されるもので、スタンピング法又はエツチング法に
よって加工されるものである。
第４図はこのようなリードフレームの一部を拡大して示
すもので図中Ｐはリード（イ）の内端部のピッチを示し
ている。この種リードフレームを加工する場合の加工限
界値は、リードフレームの板厚が０．１５ｔａの場合、
スタンピング法でＰ ＝ ０．２４ｍｍ、エツチング法
でＰ ＝ ０．２１＋ａｍ程度であり、Ｐの値がこれ以
下になるとパンチが破損したり、ワイヤ接続に必要なリ
ード中を確保することができなくなる。
すもので図中Ｐはリード（イ）の内端部のピッチを示し
ている。この種リードフレームを加工する場合の加工限
界値は、リードフレームの板厚が０．１５ｔａの場合、
スタンピング法でＰ ＝ ０．２４ｍｍ、エツチング法
でＰ ＝ ０．２１＋ａｍ程度であり、Ｐの値がこれ以
下になるとパンチが破損したり、ワイヤ接続に必要なリ
ード中を確保することができなくなる。
半導体装置の高機能化に伴って、リードフレームも２５
０ビンを超えるような超多ピンが要求されるようになっ
てきているが、このような場合、リードの内端部のピッ
チＰを上述した加工限界値以上にすると内部リード（５
１の先端部の位置を半導体素子（２）から遠ざけて配設
せざるを得ないため組立作業に困難を伴う。一方、組立
て作業に支障を来たさないように内部リード［５１の先
端部を所定の位置に設定しようとすればピッチＰをフレ
ームの加工限界値より小さくしなければならないという
問題がある。なお、リード（４）の板厚を薄くすれば加
工限界値を小さくすることができるが外部リード（６）
が弱くなって実用に供し得なくなるため、その改善策と
してリード（イ）の内端部のみを肉薄にすることが例え
ば特公昭４９−４７５９０号公報によって提案されてい
る。
０ビンを超えるような超多ピンが要求されるようになっ
てきているが、このような場合、リードの内端部のピッ
チＰを上述した加工限界値以上にすると内部リード（５
１の先端部の位置を半導体素子（２）から遠ざけて配設
せざるを得ないため組立作業に困難を伴う。一方、組立
て作業に支障を来たさないように内部リード［５１の先
端部を所定の位置に設定しようとすればピッチＰをフレ
ームの加工限界値より小さくしなければならないという
問題がある。なお、リード（４）の板厚を薄くすれば加
工限界値を小さくすることができるが外部リード（６）
が弱くなって実用に供し得なくなるため、その改善策と
してリード（イ）の内端部のみを肉薄にすることが例え
ば特公昭４９−４７５９０号公報によって提案されてい
る。
しかし、リード（イ）を薄くすると、内部リード（５）
の先端部の強度が弱くなり、変形等が生じて安定した組
立作業ができなくなるという問題点がある。
の先端部の強度が弱くなり、変形等が生じて安定した組
立作業ができなくなるという問題点がある。
この発明はこのような問題点を解消するためになされた
もので、リードの内端部を肉薄としながら変形等の生じ
ない半導体装置を提供しようとするものである。
もので、リードの内端部を肉薄としながら変形等の生じ
ない半導体装置を提供しようとするものである。
この発明に係る半導体装置は、リード内端部をエツチン
グによって肉薄にすると共に、肉薄部のエツチング面に
絶縁材を装着固定するようにしたものである。
グによって肉薄にすると共に、肉薄部のエツチング面に
絶縁材を装着固定するようにしたものである。
この発明によれば、リード内端部における肉薄部のエツ
チング面に絶縁材が・装着固定され、薄くなった部分の
隙間を絶縁材によって埋めるような形となるため肉薄部
が補強され、変形が生じなくなる。
チング面に絶縁材が・装着固定され、薄くなった部分の
隙間を絶縁材によって埋めるような形となるため肉薄部
が補強され、変形が生じなくなる。
以下、この発明の一実施例を第１図及び第２図について
説明する。
説明する。
第１図は数個の内部リード（５１の内端部を示す平面図
であり、第２図は第１図（ｎ ）−（Ｉ［＞線における
断面図である。これらの図において、（５１は内部リー
ド、（９）は内部リードの内端部に設けられた肉薄部で
、片面をフォトエツチングすることによって形成された
もの−である。（１０）は肉薄部のエツチング面に装着
固定されたポリイミドフィルム等の絶縁材で、フォトエ
ツチングによって除去された厚さと同程度の厚さのもの
が使用される。この結果、肉薄部が補強されることにな
るためリード（４）の変形が防止される。
であり、第２図は第１図（ｎ ）−（Ｉ［＞線における
断面図である。これらの図において、（５１は内部リー
ド、（９）は内部リードの内端部に設けられた肉薄部で
、片面をフォトエツチングすることによって形成された
もの−である。（１０）は肉薄部のエツチング面に装着
固定されたポリイミドフィルム等の絶縁材で、フォトエ
ツチングによって除去された厚さと同程度の厚さのもの
が使用される。この結果、肉薄部が補強されることにな
るためリード（４）の変形が防止される。
以上のようにこの発明によれば、リードの内端部にエツ
チングによって肉薄部を形成すると共に、肉薄部に絶縁
材を装着固定してリードの変形を防止するようにしたた
め、フレームの加工限界値を小さくすることができ、超
多ビン化に対応することが可能となるものである。
チングによって肉薄部を形成すると共に、肉薄部に絶縁
材を装着固定してリードの変形を防止するようにしたた
め、フレームの加工限界値を小さくすることができ、超
多ビン化に対応することが可能となるものである。
第１図はこの発明の一実施例を示すリード内端部の平面
図、第２図は第１図（ＩＩ ）−（ｎ ）線における断
面図、第３図は従来の多ビンの樹脂封止型半導体装置の
構成を示す透視平面図、第４図は従来の半導体装置にお
けるリードフレームの構成を示す拡大説明図である。 図において（１）はタブ、（２１は半導体素子、（３）
は電極、（４）はリード、（５）は内部リード、（６）
は外部リード、ｆ７１はワイヤ、（８）はパッケージ本
体、（９）は肉薄部、（ｌＯ）は絶縁材である。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 帖
図、第２図は第１図（ＩＩ ）−（ｎ ）線における断
面図、第３図は従来の多ビンの樹脂封止型半導体装置の
構成を示す透視平面図、第４図は従来の半導体装置にお
けるリードフレームの構成を示す拡大説明図である。 図において（１）はタブ、（２１は半導体素子、（３）
は電極、（４）はリード、（５）は内部リード、（６）
は外部リード、ｆ７１はワイヤ、（８）はパッケージ本
体、（９）は肉薄部、（ｌＯ）は絶縁材である。 なお、図中、同一符号は同−又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 帖
Claims (1)
- 複数個の電極を有する半導体素子が装着されたタブと、
このタブの周辺に上記電極に対応して配設され、上記電
極に接続された複数個のリードと、このリードの一部を
含み上記半導体素子及びタブを封止する樹脂製のパッケ
ージ本体とを有するものにおいて、上記各リードの内端
部をエッチングによってその他の部分よりも肉薄に形成
すると共に、肉薄部に絶縁材を装着固定するようにした
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1049315A JPH02228058A (ja) | 1989-03-01 | 1989-03-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1049315A JPH02228058A (ja) | 1989-03-01 | 1989-03-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02228058A true JPH02228058A (ja) | 1990-09-11 |
Family
ID=12827529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1049315A Pending JPH02228058A (ja) | 1989-03-01 | 1989-03-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02228058A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472751A (ja) * | 1990-07-13 | 1992-03-06 | Nippon Steel Corp | 半導体リードフレームとその製造方法 |
| JPH0964267A (ja) * | 1995-08-30 | 1997-03-07 | Nec Corp | リードフレーム |
| JPH1012802A (ja) * | 1996-06-27 | 1998-01-16 | Nec Kyushu Ltd | リードフレーム及びそれを用いた半導体装置 |
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
-
1989
- 1989-03-01 JP JP1049315A patent/JPH02228058A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472751A (ja) * | 1990-07-13 | 1992-03-06 | Nippon Steel Corp | 半導体リードフレームとその製造方法 |
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
| JPH0964267A (ja) * | 1995-08-30 | 1997-03-07 | Nec Corp | リードフレーム |
| JPH1012802A (ja) * | 1996-06-27 | 1998-01-16 | Nec Kyushu Ltd | リードフレーム及びそれを用いた半導体装置 |
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