JPH02229465A - ダイナミック・メモリ素子 - Google Patents
ダイナミック・メモリ素子Info
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- JPH02229465A JPH02229465A JP1050881A JP5088189A JPH02229465A JP H02229465 A JPH02229465 A JP H02229465A JP 1050881 A JP1050881 A JP 1050881A JP 5088189 A JP5088189 A JP 5088189A JP H02229465 A JPH02229465 A JP H02229465A
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- layer
- conductive layer
- conducting layer
- conductive
- dynamic memory
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- Pending
Links
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Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミック・メモリ素子構造に関する．
〔従来の技術〕
従来、ダイナミック・メモリ素子として、１つのＭＯＳ
型ＦＥＴの一方の拡散層にコンデンサを結線した．いわ
ゆる１トランジスタ・ダイナミック・メモリ素子がダイ
ナミック ラン・ダム アクセス メモリとして用いら
れるのが通例であった．〔発明が解決しようとする課題
〕 しかし、上記従来技術によると、素子寸法が大きく、動
作速度が遅く、消費電力も大きいと云う課題があった． 本発明は、かかる従来技術の課題を解決し、素子寸法が
小さく、動作速度が速く、消費電力も小さい、新しいダ
イナミック・メモリ素子構造を提供する事を目的とする
． 〔課題を解決するための手段〕 上記課題を解決するために本発明は、ダイナミック・メ
モリ素子に以下の如き手段を取る．（１）第１の導電層
と第１の絶縁層と第２の導電層と第２の絶縁層と第３の
導電層とを積層し、前記第１の導電層と第３の導電層と
の間に電圧を印加して、前記第２の導電層をフローティ
ング層として該フローティング層に電荷を注入、蓄積・
放出等させる事によりメモリ作用をさせる手段をとる事
を基本とし、 （２）前記第１項記載の第１の導電層を第１の導電型の
半導体層、第２の導電層を第２の導電型の半導体層、第
３の導電層を第１の導電型の半導体層となし、第１の絶
縁層及び第２の絶縁層を第１の導電型の半導体Ｒクと第
２の導電型の半導体層との接合部に生ずる空乏層となす
手段をとる事、及び， （３）前記第２項記載の第１の絶縁層及び第２の絶縁層
をイントリンシック層となす手段をとる事、 及び、 （４）前記第１項記載の第１の導電層と第２の導電層及
び第３の導電層を超電導体層または高温超電導体層とな
す手段をとる事、 等である． 〔実施例〕 以下、実施例により本発明を詳述する。
型ＦＥＴの一方の拡散層にコンデンサを結線した．いわ
ゆる１トランジスタ・ダイナミック・メモリ素子がダイ
ナミック ラン・ダム アクセス メモリとして用いら
れるのが通例であった．〔発明が解決しようとする課題
〕 しかし、上記従来技術によると、素子寸法が大きく、動
作速度が遅く、消費電力も大きいと云う課題があった． 本発明は、かかる従来技術の課題を解決し、素子寸法が
小さく、動作速度が速く、消費電力も小さい、新しいダ
イナミック・メモリ素子構造を提供する事を目的とする
． 〔課題を解決するための手段〕 上記課題を解決するために本発明は、ダイナミック・メ
モリ素子に以下の如き手段を取る．（１）第１の導電層
と第１の絶縁層と第２の導電層と第２の絶縁層と第３の
導電層とを積層し、前記第１の導電層と第３の導電層と
の間に電圧を印加して、前記第２の導電層をフローティ
ング層として該フローティング層に電荷を注入、蓄積・
放出等させる事によりメモリ作用をさせる手段をとる事
を基本とし、 （２）前記第１項記載の第１の導電層を第１の導電型の
半導体層、第２の導電層を第２の導電型の半導体層、第
３の導電層を第１の導電型の半導体層となし、第１の絶
縁層及び第２の絶縁層を第１の導電型の半導体Ｒクと第
２の導電型の半導体層との接合部に生ずる空乏層となす
手段をとる事、及び， （３）前記第２項記載の第１の絶縁層及び第２の絶縁層
をイントリンシック層となす手段をとる事、 及び、 （４）前記第１項記載の第１の導電層と第２の導電層及
び第３の導電層を超電導体層または高温超電導体層とな
す手段をとる事、 等である． 〔実施例〕 以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示すダイナミック・メモリ
素子の要部の断面図である。すなわち、第１の導電層１
、第１の絶縁層２、第２の導電層３、第２の絶縁層４、
第３の導電層５が積層されてダイナミック メモリ セ
ルの一セルを構成して成り、該セルをＸ方向とＹ方向に
マトリックス状に各々素子を素子分離して並べ、Ｘ方向
の配線ＸとＹ方向の配線Ｙとによりマトリックス状に配
線され、該配線Ｘと配線Ｙとの交叉部にメモリセルが配
されて成る．本メモリ セルのメモリ動作は、一例とし
て以下の如くなる．例えば、いま、第１の導電層１に負
の電位を付与し、第３の導電層５に正の電位を付与する
と、第１の導電層ｌからの電子は第１の絶縁層２をトン
ネルして第２の導電層３ヘトンネル電滝として流れ、該
第２の導電層３に電子が蓄積され書き込まれることとな
る．該蓄積電子の読み出しは、第３の導電層５に負の電
位を付与し、第１の導電層１に正の電位を付与する事に
よって行なうか、あるいは、第３の導電層５の電位を前
記書き込み正電位よりより高くし、第１の導電層１の電
位を例えば零電位に保つことにより第２の絶縁層４を第
２の導電層に蓄積されている電子がトンネルして第３の
導電層に流れ込み、第３の導電看で読み出す事もできる
．尚、第１の導電層、第２の導電層及び第３の導電層と
して金属、超電導体、高温超電導体あるいは一導電型の
半導体を用いることができ、これらの組み合わせであっ
ても良い事は云うまでもない．更に第１の絶縁層及び第
２の絶縁層としてはＳｉ０２、ＳｉｓＮｙ，Ａｌ２０３
、ＮｂＯ、あるいはセラミック材等を用いることができ
、その厚さは、第１の絶縁層２が１０〜３０人程度、第
２の絶縁層４は４０〜１０００人程度である． 第２図は本発明の他の実施例を示す半導体型ダイナミッ
ク メモリ セルの要部の断面図である．すなわち、第
１の導電層としてＮ０層１２、第１の絶縁層として第１
の空乏層１５、第２の導電層としてＰ′″層１３、第２
の絶縁層として第２の空乏層１６、第３の導電層として
、Ｎ層ｌ４がＳｉ基板１１の表面に、丁度、トランジス
タを形成するが如くに形成し、電極配線は、Ｎ８贋１２
をＸ方向の配線Ｘ，Ｎｌｉｌ４をＹ方向の配線Ｙとなし
、Ｐ９層１３はフローティング層として結線されなく、
又、各Ｎ−Ｐ−Ｎ＊子は、互に素子分離されてＸ−Ｙ方
向にマトリックス状に配されることとなる．尚、空乏層
１５、１６等はｐ−ｎ接合部に自動的に発生するもので
ある． 第３図は本発明のその他の実施例を示す半導体型ダイナ
ミック メモリ セルの要部の断面図である．すなわち
、ＧａＡｓ基板２１の表面に第３の導電層のＮ０層２６
、第２のイントリンシツク層２５、第２の導電層のＰ層
２４、第１のイントリンシック層２３、第１の導電層の
Ｎ゛層２２をＧａＡｓの分子線エビタキシャル法等を用
いて形成し、Ｎ゜層２２をＸ方向の配線Ｘ，Ｎ”層２６
をＹ方向の配線Ｙと結線して用いたものである．尚、本
例はＧａＡｓに限らずＳｉ等の半導体であっても良く、
又、Ｐ層２４はＮ層であっても良い．〔発明の効果〕 本発明により、素子寸法が小さく、動作速度が速く、消
費電力も小さい大容量のダイナミックＲＡＭ（Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を提供するこ
とができる効果がある．
素子の要部の断面図である。すなわち、第１の導電層１
、第１の絶縁層２、第２の導電層３、第２の絶縁層４、
第３の導電層５が積層されてダイナミック メモリ セ
ルの一セルを構成して成り、該セルをＸ方向とＹ方向に
マトリックス状に各々素子を素子分離して並べ、Ｘ方向
の配線ＸとＹ方向の配線Ｙとによりマトリックス状に配
線され、該配線Ｘと配線Ｙとの交叉部にメモリセルが配
されて成る．本メモリ セルのメモリ動作は、一例とし
て以下の如くなる．例えば、いま、第１の導電層１に負
の電位を付与し、第３の導電層５に正の電位を付与する
と、第１の導電層ｌからの電子は第１の絶縁層２をトン
ネルして第２の導電層３ヘトンネル電滝として流れ、該
第２の導電層３に電子が蓄積され書き込まれることとな
る．該蓄積電子の読み出しは、第３の導電層５に負の電
位を付与し、第１の導電層１に正の電位を付与する事に
よって行なうか、あるいは、第３の導電層５の電位を前
記書き込み正電位よりより高くし、第１の導電層１の電
位を例えば零電位に保つことにより第２の絶縁層４を第
２の導電層に蓄積されている電子がトンネルして第３の
導電層に流れ込み、第３の導電看で読み出す事もできる
．尚、第１の導電層、第２の導電層及び第３の導電層と
して金属、超電導体、高温超電導体あるいは一導電型の
半導体を用いることができ、これらの組み合わせであっ
ても良い事は云うまでもない．更に第１の絶縁層及び第
２の絶縁層としてはＳｉ０２、ＳｉｓＮｙ，Ａｌ２０３
、ＮｂＯ、あるいはセラミック材等を用いることができ
、その厚さは、第１の絶縁層２が１０〜３０人程度、第
２の絶縁層４は４０〜１０００人程度である． 第２図は本発明の他の実施例を示す半導体型ダイナミッ
ク メモリ セルの要部の断面図である．すなわち、第
１の導電層としてＮ０層１２、第１の絶縁層として第１
の空乏層１５、第２の導電層としてＰ′″層１３、第２
の絶縁層として第２の空乏層１６、第３の導電層として
、Ｎ層ｌ４がＳｉ基板１１の表面に、丁度、トランジス
タを形成するが如くに形成し、電極配線は、Ｎ８贋１２
をＸ方向の配線Ｘ，Ｎｌｉｌ４をＹ方向の配線Ｙとなし
、Ｐ９層１３はフローティング層として結線されなく、
又、各Ｎ−Ｐ−Ｎ＊子は、互に素子分離されてＸ−Ｙ方
向にマトリックス状に配されることとなる．尚、空乏層
１５、１６等はｐ−ｎ接合部に自動的に発生するもので
ある． 第３図は本発明のその他の実施例を示す半導体型ダイナ
ミック メモリ セルの要部の断面図である．すなわち
、ＧａＡｓ基板２１の表面に第３の導電層のＮ０層２６
、第２のイントリンシツク層２５、第２の導電層のＰ層
２４、第１のイントリンシック層２３、第１の導電層の
Ｎ゛層２２をＧａＡｓの分子線エビタキシャル法等を用
いて形成し、Ｎ゜層２２をＸ方向の配線Ｘ，Ｎ”層２６
をＹ方向の配線Ｙと結線して用いたものである．尚、本
例はＧａＡｓに限らずＳｉ等の半導体であっても良く、
又、Ｐ層２４はＮ層であっても良い．〔発明の効果〕 本発明により、素子寸法が小さく、動作速度が速く、消
費電力も小さい大容量のダイナミックＲＡＭ（Ｒａｎｄ
ｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を提供するこ
とができる効果がある．
第１図〜第３図は本発明の実施例を示すダイナミック
メモリ セルの要部の断面図である．１・・・第１の導
電層 ２・・・第１の絶縁層 ３・・・第２の導電層 ４・・・第２の絶縁層 ５・・・第３の導ＷＬ層 １１・・・８１基板 １２・・・Ｎ”ＨＩ １３・・・Ｐ０層 １４・・・Ｎ層 １５・・・第１の空乏層 １６・・・第２の空乏層 ２１・・・ＧａＡｓ基板 ２２・・・Ｎ０層 ２３・・・第１のイントリンシック層 ２４・・・Ｐ層 ２５・・・第２のイントリンシック層 ２６・・・Ｎ０層 Ｘ・・・Ｘ方向配線 Ｙ・・・Ｙ方向配線
メモリ セルの要部の断面図である．１・・・第１の導
電層 ２・・・第１の絶縁層 ３・・・第２の導電層 ４・・・第２の絶縁層 ５・・・第３の導ＷＬ層 １１・・・８１基板 １２・・・Ｎ”ＨＩ １３・・・Ｐ０層 １４・・・Ｎ層 １５・・・第１の空乏層 １６・・・第２の空乏層 ２１・・・ＧａＡｓ基板 ２２・・・Ｎ０層 ２３・・・第１のイントリンシック層 ２４・・・Ｐ層 ２５・・・第２のイントリンシック層 ２６・・・Ｎ０層 Ｘ・・・Ｘ方向配線 Ｙ・・・Ｙ方向配線
Claims (4)
- （１）第１の導電層と第１の絶縁層と第２の導電層と第
２の絶縁層と第３の導電層とが積層され前記第１の導電
層と第３の導電層との間に電圧を印加して、前記第２の
導電層をフローティング層として該フローティング層に
電荷を注入、蓄積・放出等させる事によりメモリ作用を
させる事を特徴とするダイナミック・メモリ素子。 - （２）第１の導電層を第１の導電型の半導体層、第２の
導電層を第２の導電型の半導体層、第３の導電層を第１
の導電型の半導体層となし、第１の絶縁層及び第２の絶
縁層を第１の導電型の半導体層と第２の導電型の半導体
層との接合部に生ずる空乏層となす事を特徴とする請求
項１記載のダイナミック・メモリ素子。 - （３）第１の絶縁層及び第２の絶縁層をイントリンシッ
ク層となす事を特徴とする請求項２記載のダイナミック
・メモリ素子。 - （４）第１の導電層と第２の導電層及び第３の導電層を
超電導体層または高温超電導体層となす事を特徴とする
請求項１記載のダイナミック・メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050881A JPH02229465A (ja) | 1989-03-02 | 1989-03-02 | ダイナミック・メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1050881A JPH02229465A (ja) | 1989-03-02 | 1989-03-02 | ダイナミック・メモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02229465A true JPH02229465A (ja) | 1990-09-12 |
Family
ID=12871069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1050881A Pending JPH02229465A (ja) | 1989-03-02 | 1989-03-02 | ダイナミック・メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02229465A (ja) |
-
1989
- 1989-03-02 JP JP1050881A patent/JPH02229465A/ja active Pending
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