JPH02234121A - 液晶表示装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、液晶表示装置およびその製造方法に係り，特
に、薄膜トランジスタ（ＴＰＴ）と画素電極とを画素の
一構成要素とするアクティブ・マトリックス方式のカラ
ー液晶表示装置に適用して有効な技術に関するものであ
る． 〔従来の技術〕 アクティブ・マトリックス方式のカラー液晶表示装置は
、マトリックス状に複数の画素が配置された液晶表示部
（液晶表示パネル）を有している．液晶表示部の各画素
は，隣接する２本の走査信号線（ゲート信号線または水
平信号線とも称す）と隣接する２本の映像信号ａ（ドレ
イン信号線または垂直信号線とも称す）との交差領域内
に配置されている．走査信号線は、列方向（水平方向）
に延在し、行方向（垂直方向）に複数本配置されている
．一方、映像信号線は、走査信号線と交差する行方向に
延在し、列方向に複数本配置されている． 液晶表示部は、第１の透明ガラス基板上に薄膜トランジ
スタおよび透明画素電極、薄膜トランジスタの保護膜，
液晶分子の向きを設定する（液晶分子を案内し、整える
）ための配向膜が順次設けられた第１の基板（下部基板
）と、第２の透明ガラス基板上にカラーフィルタ，カラ
ーフィルタの保腹膜、共通透明画素電極、配向膜が順次
設けられた第２の基板（上部基板）と、両基板の各配向
膜の間に封入された液晶と、該液晶の封止部材（シール
部材）とによって構成されている。 液晶表示部は，上記第１の基板と、上記第２の基板とを
別々に作製し、両基板の互いの配向膜が向き合うように
、両基板間にスペーサ材を介在させることにより所定の
間隔を隔てて重ね合わせ，両基板間に液晶を封入し、液
晶封入口を除く第１および第２の基板の縁周囲全体に沿
って設けられるシール部材によって封止することによっ
て組み立てられる．なお，第１の基板側（あるいは第２
の基板側）にはパックライトが配置される。 上記のように、画素は、主として、液晶、この液晶を介
在させて配置された透明画素電極および共通透明画素電
極、薄膜トランジスタ，カラーフィルタで構成されてい
る．透明画素電極、薄膜トランジスタ、カラーフィルタ
のそれぞれは、画素ごとに設けられている．また、薄護
トランジスタのソース電極、ドレイン電極のうち一方の
電極は、透明画素電極に接続され、もう一方の電極は、
映像信号線に接続され、かつ，ゲート電極は、走査信号
線に接続されている．カラーフィルタは、ゼラチン、ア
クリル樹脂等の樹脂材料で構成される染色基材に染料を
着色して構成され、画素に対向する位置に各画素ごとに
構成され、染め分けられている．すなわち、カラーフィ
ルタは、画素と同様に、隣接する２本の走査信号線と隣
接する２本の映像信号線との交差領域内に構成されてい
る．次に、従来の液晶表示装置の製造方法についてさら
に詳しく説明する．まず、第１の透明ガラス基板上に薄
膜トランジスタおよび透明画素電極、薄膜トランジスタ
の保護膜、配向膜を順次設け、配向膜に配向処理を施し
て第１の基板を作製する．配向処理は，液晶分子の向き
を設定するために所定の細溝を多数設ける処理である。 また、これと別の工程で第２の基板を作製する。 まず，第２の透明ガラス基板上にカラーフィルタを設け
る．カラーフィルタを設けるには、まず、第２の透明ガ
ラス基板の表面にゼラチン，アクリル樹脂等のような染
色基材を設け、フォトリソグラフィー技術で、例えばま
ず赤色フィルタ形成領域以外の染色基材を除去する．こ
の後、染色基材を赤色染料で染め、防染処理を施し，赤
色フィルタを設ける．次に，同様な工程を施すことによ
って，緑色フィルタ、青色フィルタを順次設ける．次に
、カラーフィルタが設けられた第２の透明ガラス基板上
にカラーフィルタの保護膜を設ける．次に、保護膜上に
共通透明画素電極を設け，所定の形状にパターニングす
る．次に、共通透明画素電極が設けられた第２の透明ガ
ラス基板上に配向膜を設け、配向膜に配向処理を施す。 次に、配向処理が済んだ配向膜面上に、エアーブロー等
を用いて多数のスペーサ材を均一に分散させる。このよ
うにして上記第２の基板を完成させる。 その後、第１の基板と第２の基板の互いの配向膜が向き
合うように組み合わせると、第２の基板の配向膜上に設
けられた多数のスペーサ材が両基板間に介在されるので
両基板は所定の間隔を隔てて重ね合わされる。次に、両
基板間に液晶封入口から液晶を封入し、基板周囲のシー
ル材により液晶を封止する． なお、スペーサ材に関する別の工程がある。すなわち、
上記の工程において、第２の基板に配向膜材を堆積させ
る前に、この配向膜材に多数のスペーサ材を混入し，こ
れを堆積させて配向膜を設けてもよい。その後，該配向
膜に配向処理を施し，第１および第２の基板を重ね合わ
せ、液晶を封入し、封止する．その他の工程は上記と同
様である。 ＴＰＴを使用したアクティブ・マトリックス方式の液晶
表示装置は、例えば，　１９８４年９月１０日発行のｒ
日経エレク１一ロニクス」２１１頁に記載されている。 〔発明が解決しようとする課題〕 上述のように、従来の液晶表示装置の製造工程では、配
向処理が済んだ配向膜にスペーサ材を分散させるとき、
エアープロ一等で吹いて分散させるので，配向膜面に異
物が付着しやすく、配向膜面が汚染されやすい。配向膜
面が汚染されると、第１の基板の配向膜と、第２の基板
の配向膜との間に封入される液晶のインピーダンスが低
下し、光学特性が変化してしまう。このように，従来の
製造方法では、配向膜面が汚染されやすく、これにより
特性が変動し、品質、歩留りの低下を生じる問題があっ
た。 また、この汚染された配向膜を洗浄すると、スペーサ材
は固定されてないので、スペーサ材が流れてしまって一
部が無くなったり、また、洗浄の際、スペーサ材が移動
するので、配向膜に配向処理の傷（細溝）とは別の傷が
付き、液晶分子の向きを設定する機能が劣化する。 さらに、スペーサ材は、上述のように配向処理が済んだ
配向膜面に分散させるか、あるいは、スペーサ材を混入
した配向膜を基板面」二に設けるので、スペーサ材は、
設けられる位置、場所を定めることができず，スペーサ
材により薄膜トランジスタ等が損傷されることが多く，
歩留りが低下する問題があった。 本発明の目的は，配向膜面の汚染が防止でき、従って、
特性の変動が防止でき、品質、歩留りが向上できる液晶
表示装置およびその製造方法を提供することにある。 本発明の他の目的は、配向膜を洗浄しても、スペーサ材
が流れてしまって無くなったり、また、スペーサ材の移
動により配向膜が傷付いたりすることのない液晶素子お
よびその製造方法を提供することにある． 本発明のさらに他の目的は、スペーサ材により薄膜トラ
ンジスタ等が損傷されにくい液晶表示装置およびその製
造方法を提供することにある．〔課題を解決するための
手段〕 上記の目的を達成するために，本発明の液晶表示装置お
よびその製造方法は、次のような特徴を持つ。 すなわち、本発明の液晶表示装置の製造方法は、透明ガ
ラス基板上にカラーフィルタを設ける工程と、上記カラ
ーフィルタが設けられた上記透明ガラス基板上に保護膜
と該保護膜に混入され、その下部が該保護膜に固着され
、上部が該保護膜から突出するスペーサ材とを設ける工
程と、上記スペーサ材が混入された上記保護膜上に画素
電極を設ける工程と、上記スペーサ材上に存在する」ユ
記画素電極を除去する工程と、上記画素電極および上記
スペーサ材上に配向膜を設ける工程とを含んでなること
を特徴とする。 また、本発明の液晶表示装置は、第１の透明ガラス基板
と、上記第１の透明ガラス基板上に設けられた薄膜！・
ランジスタおよび第１の画素電極と，上記薄膜トランジ
スタおよび上記第１の画素電極を含む上記第１の透明ガ
ラス基板上に設けられた第１の保護膜と、上記第１の保
護膜上に設けられた第１の配向膜とを含んでなる第１の
基板と、第２の透明ガラス基板と、上記第２の透明ガラ
ス基板上に設けられたカラーフィルタと、上記カラーフ
ィルタを含む上記第２の透明ガラス基板上に設けられた
第２の保護膜と，上記第２の保護膜に混入され、その下
部が該保護膜に固着され、その上部が該保護膜から突出
するスペーサ材と、上記スペーサ材上を除く上記第２の
保護膜上に設けられた第２の画素電極と、上記第２の画
素電極および上記スペーサ材上に設けられた第２の配向
膜とを含む第２の基板とを具備し， 上記第１の基板と上記第２の基板とは、互いの上記第１
、第２の配向膜が向き合うように、上記第２の保護膜に
固着されたスペーサ材を介在させることにより所定の間
隔を隔てて重ね合わせられ、両基板の間の上記第１，第
２の配向膜の間に液晶が封入され、シール材により封止
されて組み立てられていることを特徴とする． 〔作用〕 従来の液晶表示装置では、スペーサ材は配向処理が済ん
だ配向膜面上に分散させるか、あるいは５スペーサ材を
混入した配向膜を透明ガラス基板面上に塗布して設ける
ので、スペーサ材が設けられる位置を定めることができ
ず、従って，第１の基板と第２の基板とを組み合わせた
とき、スペーサ材が第１の基板上に設けられた薄膜トラ
ンジスタ付近に配置された場合に、スペーサ材により薄
膜トランジスタが損傷される可能性が高かった．しかし
、本発明の液晶表示装置では，スペーサ材の上には第２
の配向膜が載っており、薄膜トランジスタとスペーサ材
との間には第１の配向膜と第２の配向膜の２層が存在す
るので、薄膜ｔ・ランジスタ等が損傷される可能性が低
減し、品質、歩留りを向上することができる． また、従来の液晶表示装置の製造方法では、配向処理が
済んだ配向膜にスペーサ材を分散させるとき、エアーブ
ロー等で吹いて分散させるので、配向膜面に異物が付着
しやすく、配向膜面が汚染されやすかったが、本発明の
製造方法では、カラーフィルタ用の保護膜にスペーサ材
を混入、固着し，その後透明画素電極と配向膜を設け、
配向膜面上にスペーサ材を分散させないので、配向膜が
汚染されることがない．従って、配向膜面の汚染により
、第１の基板の配向膜と第２の基板の配向膜との間に封
入される液晶のインピーダンスが低下し、光学特性が変
化し、特性が変動するのを防止でき、品質、歩留りを向
上することができる．また、従来の製造方法では，配向
膜を洗浄するとき、スペーサ材が固定されてないので、
スペーサ材が流れてしまって一部が無くなったり、また
、洗浄の際，スペーサ材が移動するので、配向膜が傷付
くことがあり、液晶分子の向きを整える機能が劣化する
問題があったが、本発明の製造方法では、配向処理後の
スペーサ分散工程が不要であり、また、スペーサ材は，
接着性を有する保護膜によりしっかりと固定されている
ので、上記の問題が生じず、かつ、第１の基板と第２の
基板とを組み合わせる前に配向膜を洗浄することが可能
となり，配向処理面の異物付着，汚染等を除去でき、配
向膜面を清浄化できるので，品質、歩留りを向上できる
。 さらに、本発明の製造方法では，第１の基板と第２の基
板とを組み合わせたとき、第１の基板の薄膜トランジス
タとスペーサ材との間には第１の基板の配向膜と第２の
基板の配向膜の２Ｉ１ｔが存在するので、薄膜トランジ
スタ等が損傷されにくく、品質、歩留りを向上すること
ができる。 〔実施例〕 第２図は、本発明を適用すべきアクティブ・マトリック
ス方式のカラー液晶表示装置の液晶表示部の一画素の要
部平面図、第３図は、第２図の■−ｎ切断線で切った部
分とシール部周辺部の断面図、第４図は、第２図に示す
画素を複数配置した液晶表示部の要部平面図である． 第３図に示すように、下部透明ガラス基板ＳＵＢ１の内
側（液晶側）の表面上に，薄膜トランジスタＴＰＴおよ
び透明画素電極ＩＴＯが設けられている．下部透明ガラ
ス基板ＳＵＢＩは例えば１．１閣程度の厚さで構成され
ている．第４図に示すように，各画素は、隣接する２本
の走査信号線（ゲート信号線または水平信号線）ＯＬと
、隣接する２本の映像信号線（ドレイン信号線または垂
直信号線）ＤＬとの交差領域内（４本の信号線で囲まれ
た領域内）に配置されている．走査信号線ＧＬは、第２
図および第４図に示すように、列方向（水平方向）に延
在し、かつ行方向（垂直方向）に複数本配匝されている
。映像信号ｍＤＬは、行方向に延在し、かつ列方向に複
数本配置されている。 各画素の薄膜トランジスタＴ　Ｐ　Ｔは、画素内におい
て３つ（複数）に分割され，薄膜トランジスタ（分割薄
膜［・ランジスタ）ＴＦＴＩ、ＴＦＴ２およびＴＦＴ３
で構成されている．薄膜トランジスタＴＰＴ１〜ＴＦＴ
３のそれぞれは、実質的に同一寸法（チャネル長とチャ
ネル幅が同じ）で構成されている，この分割された薄膜
１−ランジスタＴＦＴＩ〜ＴＦＴ３のそれぞれは，主に
ゲート電極ＧＴ．絶縁膜ＧＩ．ｊ型（真性、ｉｎｔｒｉ
ｎｓｉｃ、導電型決定不純物がドープされていない）シ
リコン（Ｓｉ）からなるｉ型半導体ＩＡｓ、１対のソー
ス電極ＳＤＩおよびドレイン電極ＳＤ２で構成されてい
る。なお、ソース・ドレインは本来その間のバイアス極
性によって決まり、この液晶表示装置の回路ではその極
性は動作中反転するので、ソース・ドレインは動作中入
れ替わると理解されたい。しかし、以下の説明でも、便
宜上一・方のＳＤ１をソース、他方のＳＤ２をドレイン
と固定して表現する． ゲート電極ＧＴは、第５図（所定の製造工程における画
素の要部平面図）に詳細に示すように、走査信号線ＯＬ
から行方向（第２図および第５図において下方向）に突
出する丁字形状で構成されている（丁字形状に分岐され
ている）。すなわち、ゲート電極ＧＴは、映像信号線Ｄ
Ｌと実質的に平行に延在するように構成されている。ゲ
ート電極ＧＴは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
のそれぞれの形成領域まで突出するように構成されてい
る．薄膜トランジスタ’ｒ　Ｆ　Ｔ　１〜ＴＦＴ３のそ
れぞれのゲート電極Ｇ　Ｔは、一体に（共通ゲート電極
として）構成されており、同一の走査信号線ＧＬに連続
して設けられている。ゲート電極ＧＴは，薄膜トランジ
スタＴＰＴの形成領域において大きい段差をなるべく作
らないように、単層の第１導電膜ｇ１で構成する．第１
導電膜ｇ１は、例えばスパソタ法で設けられたクロム（
Ｃｒ）膜を用い、ＩＩＯＯＡ程度の膜厚で設ける。 このゲート電極ＧＴは、第２図、第３図および第６図（
所定の製造工程における画素の要部平面図）に示されて
いるように，ｉ型半導体ＷＪＡｓを（下方から見て）完
全に覆うようにそれより太き目に設けられる。従って、
下部透明ガラス基板ＳＵＢＩの下方に蛍光燈等のバック
ライトを取り付けた場合、この不透明のＣｒゲート電極
ＧＴが影となって、半導体ＩＡｓにはバックライト光が
当たらず、上述した光照射による導電現象すなわちＴＰ
Ｔのオフ特性劣化は起きにくくなる．なお、ゲート電極
ＧＴの本来の大きさは，ソース・ドレイン電極ＳＤＩ，
ＳＤＺ間をまたがるに最低限必要なくゲート電極とソー
ス・ドレイン電極の位置合わせ余裕分も含めた）＠を持
ち、チャネル幅Ｗを決めるその奥行き長さはソース・ド
レイン電極間の距離（チャネル長）Ｌとの比、すなわち
相互コンダクタンスｇｍを決定するファクタＷ／Ｌをい
くつにするかによって決められる。 この液晶表示装置におけるゲー１〜電極の大きさはもち
ろん、上述した本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば，ゲート電極ＧＴおよびその配線Ｇ　Ｌは単一
の層で一体に設けてもよく、この場合不透明導電材料と
してＳｉを含有させたアルミニウム（Ａ．ｌ１）、純Ａ
Ω、およびパラジウム（Ｐｄ）を含有させたＡＱ等を選
ぶことができる．ここでは走査信号線ＯＬは、第１導電
膜ｇ１およびその上部に設けられた第２導電膜ｇ２から
なる複合膜で構成されている。この走査信号線Ｇ　Ｉ，
の第１導電膜ｇ１は、ゲート電極ＧＴの第１．導電膜ｇ
１と同一製造工程で設けられ，かつ一体に構成されてい
る．第２導電膜ｇ２は例えばスパッタ法で設けられたＡ
Ω膜を用い、９００〜４０００人程度の膜厚で設ける。 第２導電膜ｇ２は、走査信号線ＯＬの抵抗値を低減し、
信号伝達速度の高速化（画素の情報の書き込み特性）を
図ることができるように構成されている． また、走査信号線ＯＬは、第１導電膜ｇ１の幅に比べて
第２導電膜ｇ２の幅を小さく構成している。すなわち、
走査信号線ＯＬは、その側壁の段差形状をゆるやかにす
ることができるので、その上層に設ける絶縁膜ＧＩ’の
表面を平担化できるように構成されている。 絶縁膜ＧＩは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜Ｇｌ
は、ゲート電極ＧＴおよび走査信号線ＧＬの上層に設け
られている．絶縁膜ＧＩは例えばプラズマＣＶＤ法で設
けられた窒化珪素膜を用い、３５００人程度の膜厚で設
ける．上述のように、絶縁膜ＧＩの表面は、薄膜トラン
ジスタＴＰＴ１〜ＴＦＴ３のそれぞれの形成領域および
走査信号線ＧＬの形成領域において平担化されている．
ｉ型半導体層ＡＳは、第６図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＰＴ３のそれぞれのチャネ
ル形成領域として使用される．複数に分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体
層ＡＳは、画素内において一体に構成されている．すな
わち、画素の分割された複数の薄膜トランジスタＴＰＴ
１〜ＴＦＴ３のそれぞれは，１つの（共通の）ｉ型半導
体層ＡＳの島領域で構成されている．ｉ型半導体層Ａｓ
は、非品質シリコン膜または多結晶シリコン膜で形成し
、約２０００人程度の膜厚で設ける． このｉ型半導体層ＡＳは、供給ガスの成分を変えてＳｉ
，Ｎ４からなる絶縁膜ＧＩの形成に連続して、同じプラ
ズマＣＶＤ装置で、しかも下部透明ガラス基板ＳＵＢＩ
はその装置から外部に取り出すことなく設けられる。ま
た、オーミックコンタクト用のＰをドープしたＮ１型半
導体層ｄｏ（第３図）も同様に連続して約３００人の厚
さに設けられる．その後、下部透明ガラス基板ＳＵＢＩ
はＣＶＤ装置から外に取り出され、フォトリソグラフィ
ー（写真処理）技術により、Ｎ＋型半導体層ｄ０および
ｉ型半導体層ＡＳは第２図、第３図および第６図に示す
ように独立した島状にバターニングされる。 このように、一画素において複数に分割された薄膜トラ
ンジスタＴＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層
ＡＳを一体に構成することにより、薄膜トランジスタＴ
ＰＴ１〜ＴＦＴ３のそれぞれに共通のドレイン電極ＳＤ
２がｉ型半導体層ＡＳ（実際には、第１導電膜ｇ１の膜
厚，Ｎ＋型半導体層ｄｏの膜厚およびｉ型半導体層ＡＳ
の膜厚とを加算した膜厚に相当する段差）をドレイン電
極ＳＤ２側からｉ型半導体層ＡＳ側に向って１度乗り越
えるだけなので、ドレイン電極ＳＤ２が断線する確率が
低くなり、点欠陥の発生する確率を低減することができ
る。すなわち、この液晶表示装置では、ドレイン電極Ｓ
Ｄ２がｉ型半導体層ＡＳの段差を乗り越える際に画素内
に発生する点欠陥を３分の１に低減できる． また、この液晶表示装置のレイアウトと異なるが、ｉ型
半導体層ＡＳを映像信号線ＤＬが直接乗リ越え、この乗
り越えた部分の映像信号線ＤＬをドレイン電極ＳＤ２と
して構成する場合、映像信号線ＤＬ（ドレイン電極ＳＤ
２）がｉ型半導体層ＡＳを乗り越える際の断線に起因す
る線欠陥の発生する確率を低減することができる。すな
わち，一画素内で複数に分割された薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３のそれぞれのｉ型半導体層ＡＳを一体
に構成することにより、映像信号線ＤＬ（ドレイン電極
ＳＤ２）がｉ型半導体層Ａｓを１度だけしか乗り越えな
いためである（実際には，乗り始めと乗り終わりの２度
である）。 ｉ型半導体層ＡＳは，第２図、第６図および第７図（所
定の製造工程における画素の要部平面図）に詳細に示す
ように、走査信号線ＧＬと映像信号線ＤＬとの交差部（
クロスオーバ部）の両者間まで延在させて設けられてい
る．この延在させたｉ型半導体層Ａｓは、交差部におけ
る走査信号線ＧＬと映像信号線ＤＬとの短絡を低減する
ように構成されている． 一画素内で複数に分割された薄膜トランジスタＴＰＴＩ
〜ＴＦＴ３のそれぞれのソース電極ＳＤＩと共通のドレ
イン電極ＳＤ２とは、第２図、第３図および第７図で詳
細に示すように、ｉ型半導体層ＡＳ上にそれぞれ離隔し
て設けられている。 ソース電極ＳＤＩ，ドレイン電極ＳＤ２のそれぞれは、
回路のバイアス極性が変ると、動作上、ソースとドレイ
ンとが入れ替わるように構成されている。すなわち，薄
膜トランジスタＴＰＴは，ＦＥＴ（電界効果トランジス
タ）と同様に双方向性である． ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ”型半導体層ｄＯに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構成されている，ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で設けられる。 第１導電膜ｄ１は，スバソタ法で設けたＣｒ膜を用い、
５００〜１０００人の膜厚（この液晶表示装置では、６
００人程度の膜厚）で設けるｏ　Ｃ　ｒ膜は、膜厚を厚
く設けるとストレスが大きくなるので、２０００人程度
の膜厚を越えない範囲で設ける。Ｃｒ膜は、Ｎ＋型半導
体層ｄｏとの接触が良好である。 Ｃｒｌｉｌは、後述する第２導電膜ｄ２のＡ２がＮ＋型
半導体層ｄｏに拡散することを防止する、所謂バリア層
を構成する。第１導電膜ｄ１としては、Ｃｒ膜の他に、
高融点金属（Ｍｏ．Ｔｉ．Ｔａ、Ｗ）膜，高融点金属シ
リサイド（ＭｏＳｉ．、ＴｉＳｉ，，ＴａＳｉ，、ＷＳ
ｉ．）膜で設けてもよい． 第１導電膜ｄ１をフォ］・リソグラフィー技術でバター
ニングした後、同じフォトマスクを用いて、あるいは第
１導電膜ｄ１をマスクとしてＮ”型半導体層ｄＯが除去
される．すなわち，ｉ型半導体層ＡＳ上に残っていたＮ
＋型半導体層ｄｏは第１導電膜ｄ１以外の部分が自己整
合（セルファライン）で除去される。このとき、Ｎ”型
半導体／ｌｄＯはその厚さ分は全て除去されるようにエ
ッチングされるのでｉ型半導体ＩＡｓも若干その表面部
分でエッチングされるが、その程度はエッチング時間で
制御すればよい。 その後、第２導電膜ｄ２がＡＱをスパッタすることによ
り３０００〜５５００人の膜厚（この液晶表示装置では
、３５００　Ａ程度の膜厚）に設けられる。ＡＱ膜は、
Ｃｒ膜に比べてストレスが小さく、厚い膜厚に設けるこ
とが可能で、ソース電極ＳＤＩ、ドレイン電極ＳＤ２お
よび映像信号線ＤＬの抵抗値を低減するように構成され
ている。すなわち、第２導電膜ｄ２は、薄膜トランジス
タＴＰＴの動作速度の高速化および映像信号線ＤＬの信
号伝達速度の高速化を図ることができるように構成され
ている。従って、第２導電膜ｄ２により、画素の書き込
み特性を向上することができる。第２導電膜ｄ２として
は、ＡＱ膜の他に、Ｓｉや銅（Ｃ：ｕ）やＰｄを添加物
として含有させたＡＭ膜で設けてもよい。 第２導電膜ｄ２がフォトリソグラフィー技術によりパタ
ーニングされた後，３００〜２４００人の膜厚（この液
晶表示装置では、１２００人程度の膜厚）でスバッタ法
で設けられた透明導電膜（ＩＴ○：ネサ膜）によって、
第３導電膜ｄ３が設けられる。 この第３導電膜ｄ３は、ソース電極ＳＤＩ，　　ドレイ
シ電極ＳＤ２および映像信号線ＤＬを構成するとともに
、透明画素電極ＩＴＯを構成するようになっている． ソース電極ＳＤＩおよびドレイン電極Ｓ　Ｄ　２の第１
導電膜ｄ１は、第１導電膜ｄ１ど第２導電膜ｄ２および
第３導電膜ｄ３との間の製造工程においてマスク合わせ
ずれが生じても、第２導電膜ｄ２および第３導電膜ｄ３
に比べて大きい寸法になるようにチャネルが設けられる
側が大きい寸法になるように構成されている（第１導電
膜ｄ１〜第３導電膜ｄ３のそれぞれのチャネル形成領域
側がオンザラインでもよい）。また、ソース電極ＳＤ１
およびドレイン電極ＳＤ２の第１導電膜ｄ１のそれぞれ
は、薄膜トランジスタＴＰＴのゲート長Ｌを規定するよ
うに構成されている。 このように，一画素内で複数に分割された薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３において、ソース電極ＳＤＩ、
ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ１のチャ
ネル形成領域側を第２導電膜ｄ２および第３導電膜ｄ３
に比べて大きい寸法で構成することにより、ソース電極
ＳＤＩ、ドレイン電極ＳＤ２のそれぞれの第１導電膜ｄ
ｌ間の寸法で、薄膜トランジスタＴＰＴのゲート長Ｌを
規定することができる．第１導電膜ｄ１間の離隔寸法（
ゲート長し）は、加工精度（パターニング精度）で規定
することができるので，薄膜トランジスタＴＰＴＩ〜Ｔ
ＦＴ３のそれぞれのゲート長Ｌを均一にすることができ
る． ソース電極ＳＤＩは、上述のように、透明画素電極ＩＴ
Ｏに接続されている．ソース電極ＳＤＩは、ｉ型半導体
Ｊ’ｌＡＳの段差形状（第１導電膜ｇ１の膜厚，Ｎ＋型
半導体層ｄｏの膜厚およびｉ型半導体層ＡＳの膜厚とを
加算した膜厚に相当する段差）に沿って構成されている
。具体的には，ソース電極ＳＤＩは、ｉ型半導体ＲＡＳ
の段差形状に沿って設けられた第１導電膜ｄ１と，この
第１導電膜ｄ１の上部にそれに比べて透明画素電極■Ｔ
ｏと接続される側を小さい寸法で設けた第２導電膜ｄ２
と、この第２導電膜から露出する第１導電膜ｄ１に接続
された第３導電膜ｄ３とで構成されている．ソース電極
ＳＤＩの第１導電膜ｄ１は，Ｎ１型半導体層ｄＯとの接
着性が良好であり、かつ主に第２導電膜ｄ２からの拡散
物に対するバリア暦として構成されている。ソース電極
ＳＤＩの第２導電膜ｄ２は、第１導電膜ｄ１のＣｒ膜が
ストレスの増大のため厚く設けることができず、ｉ型半
導体層Ａｓの段差形状を乗り越えられないので、このｉ
型半導体層ＡＳを乗り越えるために構成されている．す
なわち、第２導電膜ｄ２は、厚く設けることでステップ
力バレツジ（段差被覆）を向上している。第２導電膜ｄ
２は、厚く設けることができるので、ソース電極ＳＤＩ
の抵抗値（ドレイン電極ＳＤ２や映像信号線ＤＬについ
ても同様）の低減に大きく寄与している。第３導電膜ｄ
３は、第２導電膜ｄ２のｉ型半導体ＲＡＳに起因する段
差形状を乗り越えることができないので、第２導電膜ｄ
２の寸法を小さくすることで、露出する第１導電膜ｄ１
に接続するように構成されている。第１導電膜ｄ１と第
３導電膜ｄ３とは接着性が良好であるばかりか，両者間
の接続部の段差形状が小さいので、確実に接続すること
ができる。 このように、薄膜トランジスタＴＰＴのソース電極ＳＤ
Ｉを、少なくともｉ型半導体廖ＡＳに沿って設けられた
バリア層としての第１導電膜ｄ１と，この第１導電膜ｄ
１の上部に設けられ、第１導電膜ｄ１に比べて比抵抗値
が小さく、かつ第１導電膜ｄ１に比べて小さい寸法の第
２導電膜ｄ２とで構成し、この第２導電膜ｄ２から露出
する第１導電膜ｄ１に透明画素電極ＩＴＯである第３導
電膜ｄ３を接続することにより、薄膜トランジスタＴＰ
Ｔと透明画素電極ＩＴＯとを確実に接続することができ
るので、断線に起因する点欠陥を低減することができる
。しかも，ソース電極ＳＤＩは、第１導電膜ｄ１がバリ
ア効果を有するので，抵抗値の小さい第２導電膜ｄ２（
Ａｎ膜）を用．いることができるので，抵抗値を低減す
ることができる。 ドレイン電極ＳＤ２は，映像信号線ＤＬと一体に構成さ
れており、同一製造工程で設けられている．ドレイン電
極ＳＤ２は、映像信号線ＤＬと交差する列方向に突出し
たＬ字形状で構成されている。すなわち、一画素内で複
数に分割された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのドレイン電極ＳＤ２は、同一の映像信号線Ｄ
Ｌに接続されている。 透明画素電極ＩＴＯは、各画素ごとに設けられており、
液晶表示部の画素電極の一方を構成する。 透明画素電極■Ｔｏは、一画素内で複数に分割された薄
膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに対応し
て３つの透明画素電極（分割透明画素電極）ＩＴＯＩ、
ＩＴ○２およびＩＴＯ３に分割されている。透明画素電
極ＩＴＯＩは、薄膜トランジスタＴＦＴＩのソース電極
ＳＤＩに接続されている．透明画素電極ＩＴＯ２は、薄
膜トランジスタＴＰＴ２のソース電極ＳＤＩに接続され
ている．透明画素電極ＩＴＯ３は、薄瞑トランジスタＴ
ＦＴ３のソース電極ＳＤＩに接続されている．透明画素
電極ＩＴ○１〜ＩＴＯ３のそれぞれは、薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３のそれぞれと同様に，実質的に同
一寸法で構成されている。 透明画素電極ＩＴＯＩＬ〜工Ｔ○３のそれぞれは、薄膜
トランジスタＴ　Ｆ　Ｔ　．１〜ＴＦＴ３のそれぞれの
ｉ型半導体層ＡＳを一体に構成してある（分割されたそ
れぞれの薄膜トランジスタＴＰＴを一箇所に集中的に配
置してある）ので，Ｌ字形状で構成している。 このように，隣接する２本の走査信号線ＧＬと隣接する
２本の映像信号線ＤＬとの交差領域内に配置された一画
素内で薄膜トランジスタＴＰＴを複数の薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３に分割し、この複数に分割された
薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれに複数
に分割した透明画素電極ＩＴ○１〜ＩＴＯ３のそれぞれ
を接続することにより、画素の分割された一部分（例え
ば、薄膜トランジスタＴＦＴＩ）が点欠陥になるだけで
、画素の全体としては点欠陥でなくなる（ｉｌ膜トラン
ジスタＴＦＴ２およびＴＦＴ３が点欠陥でない）ので、
画素全体としての点欠陥を低減することができる。 また、上記画素の分割された一部の点欠陥は，画素の全
体の面積に比べて小さい（この液晶表示装置の場合、画
素の３分の１の面積）ので、上記点欠陥を見にくくする
ことができる。 また、上記画素の分割された透明画素電極ＩＴＯ１〜ｒ
ＴＯ３のそれぞれを実質的に同一寸法で構成することに
より、画素内の点欠陥の面積を均一にすることができる
。 さらに、上記画素の分割された透明画素電極■ＴＯＩ〜
ＩＴＯ３のそれぞれを実質的に同−寸法で構成すること
により、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれと
上部透明ガラス基板ＳｔＪＢ２の共通透明画素電極ＩＴ
○とで構成されるそれぞれの液晶容量（　Ｃ　ｐｉｘ　
）と、この透明画素電極ＩＴ○１〜ＩＴ○３のそれぞれ
に付加される透明画素電極ＩＴ○１〜ＩＴ○３とゲート
電極ＧＴとの重ね合わせで生じる重ね合わせ容量（Ｃｇ
ｓ）とを均一にすることができる。すなわち、透明画素
電極ＩＴＯＩ〜ＩＴＯ３のそれぞれは液晶容量および重
ね合わせ容量を均一にすることができるので，この重ね
合わせ容量に起因する液晶ＬＣの液晶分子に印加されよ
うとする直流成分を均一とすることができ、この直流成
分を相殺する方法を採用した場合、各画素の液晶にかか
る直流成分のばらつきを小さくすることができる。 薄膜トランジスタＴＰＴおよび透明画素電極ＩＴｏ上に
は、保護膜ＰＳＶＩが設けられている。 保護膜ＰＳＶＩは、主に薄膜トランジスタＴＰＴを湿気
等から保護するために設けられており、透明性が高く、
しかも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは、例えばプラズマＣＶＤ法で設けた酸
化珪素膜や窒化珪素膜で形成されており、５０００〜１
１０００人の膜厚（この液晶表示装置では８０００人程
度の膜厚）で設ける． 薄膜トランジスタＴＦＴ上の保護膜ＰＳＶＩの上部１こ
は、外部光がチャネル形成領域として使用されるｉ型半
導体／ＩＩＡｓに入射されないように、遮蔽膜ＬＳが設
けられている。第２図に示すように、遮蔽膜ＬＳは、点
線で囲まれた領域内に構成されている。遮蔽膜ＬＳは、
光に対する遮蔽性が高い，例えばＡΩ膜やＣｒ膜等で設
けられており、スパッタ法で１０００人程度の膜厚に設
ける。 従って、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の共通半
導体層ＡＳは、上下にある遮光膜ＬＳおよびゲート電極
ＧＴによってサンドイッチにされ，これによりｉ型半導
体層ＡＳには外部の自然光やバックライト光が当たらな
くなる。遮光膜Ｉ，ｓとゲート電極ＧＴは半導体層ＡＳ
より寸法が太き目でほぼそれと相似形に設けられ、両者
の大きさはほぼ同じとされる（図では境界線が判るよう
にゲート電極ＧＴを遮光膜ＬＳより小さ目に描いている
）。 なお、バックライトを上部透明ガラス基板ｓＵＢｚ側に
取り付け、下部透明ガラス基板ＳＵＢＩを観察側（外部
露出側）とすることもでき、この場合は遮光膜ＬＳはバ
ンクライト光の、ゲート電極ＧＴは自然光の遮光体とし
て働く。 薄膜トランジスタＴＰＴは、ゲート電ｔｉＧＴに正のバ
イアスを印加すると、ソースードレイン間のチャネル抵
抗が小さくなり、バイアスをＯにすると、チャネル抵抗
は大きくなるように構成されている．すなわち、薄膜ト
ランジスタＴＰＴは、透明画素電極ＩＴＯに印加される
電圧をゲート電極ＧＴに印加するバイアスにより制御す
るように構成されている． 液晶ＬＣは、下部透明ガラス基板ＳＵＢＩと上部透明ガ
ラス基板ＳＵＢ２との間に設けられた空間内で、液晶分
子の向きを設定する下部配向膜ＯＲＩＩおよび上部配向
膜ＯＲＩ２との間に封入されている。 下部配向膜ＯＲＩＩは、下部透明ガラス基板ＳＵＢＩ側
の保護膜ＰＳＶＩの上部に設けられる．上部透明ガラス
基板ＳＵＢ２の内側（液晶側）の表面には、カラーフィ
ルタＦＩＬ、保護膜ＰＳｖ２、共通透明画素電極（ＣＯ
Ｍ）ＩＴＯおよび上部配向膜ＯＲＩ２が順次積漕して設
けられている。 共通透明画素電極ＩＴＯは、下部透明ガラス基板ＳＵＢ
ＩＩに画素ごとに設けられた透明画素電極ＩＴＯに対向
し，隣接する他の共通透明画素電極ＩＴＯと一体に構成
されている。この共通透明画素電極ＩＴＯには、コモン
電圧Ｖｃｏｍが印加されるように構成されている，コモ
ン電圧Ｖｃｏｎ＋は，映像信号線ＤＬに印加されるロウ
レベルの粁動電圧Ｖｄｍｉｎとハイレベルの卵動電圧Ｖ
　ｄ　ＩＩＩａｘとの中間電位である． カラーフィルタＦＩＬは，アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている．
カラーフィルタＦＩＬは，画素に対向する位置に各画素
ごとに構成され，染め分けられている．すなわち、カラ
ーフィルタＦＩＬは、画素と同様に，隣接する２本の走
査信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差
領域内に構成されている，各画素は、カラーフィルタＦ
ＩＬの個々の所定の色フィルタ内において、複数に分割
されている。 カラーフィルタＦＩＬは、次のように設けることができ
る。まず，上部透明ガラス基板ＳＵＢ　２の表面に染色
基材を設け、フォトリソグラフィー技術で赤色フィルタ
形成領域以外の染色基材を除去する．この後、染色基材
を赤色染料で染め、防染処理を施し、赤色フィルタＲを
設ける．次に、同様な工程を施すことによって，緑色フ
ィルタＧ、青色フィルタＢを順次設ける． このように、カラーフィルタＦＩＬの各色フィルタを各
画素と対向する交差領域内に設けることにより、カラー
フィルタＦＩＬの各色フィルタ間に、走査信号線ＧＬ、
映像信号線ＤＬのそれぞれが存在するので、それらの存
在に相当する分、各画素とカラーフィルタＦＩＬの各色
フィルタとの位置合わせ余裕寸法を確保する（位置合わ
せマージンを大きくする）ことができる．さらに、カラ
ーフィルタＦＩＬの各色フィルタを設ける際に、異色フ
ィルタ間の位置合わせ余裕寸法を確保することができる
． すなわち、この液晶表示装置では、隣接する２本の走査
信号線ＧＬと隣接する２本の映像信号線ＤＬとの交差領
域内に画素を構成し、この画素を複数に分割し、この画
素に対向する位置にカラーフィルタＦＩＬの各色フィル
タを設けることにより、上述の点欠陥を低減することが
できるとともに、各画素と各色フィルタとの位置合わせ
余裕寸法を確保することができる。 保護膜ＰＳＶ２は、カラーフィルタＦＩＬを異なる色に
染め分けた染料が液晶ＬＣに漏れることを防止するため
に設けられている。保護膜ＰＳ■２は、例えばアクリル
樹脂，エポキシ樹脂等の透明樹脂材料で形成されている
。 この液晶表示装置は、下部透明ガラス基板ＳＵＢｌ側の
それぞれの層と、上部透明ガラス基板ＳＵＢ２側のそれ
ぞれの層とを別々に設け，その後、下部透明ガラス基板
ＳＵＢＩと上部透明ガラス基板ＳＵＢ２とを重ね合わせ
、両者間に液晶ＬＣを封入することによって組み立てら
れる。 液晶表示部の各画素は、第４図に示すように、走査信号
線ＧＬが延在する方向と同一列方向に複数配置され，画
素列Ｘ　１，　Ｘ，，　Ｘ，，　Ｘ４，・・・のそれぞ
れを構成している．各画素列Ｘユｔ　ｘ２，　Ｘ３＊Ｘ
４，・・・のそれぞれの画素は、薄膵トランジスタＴ　
Ｆ　Ｔ　］．〜ＴＦＴ３および透明画素電極ＩＴＯ．Ｌ
〜ＩＴＯ３の配置位置を列単位において同一に構成して
いる。すなわち、画素列Ｘ１，　Ｘ，，・・・のそれぞ
れの画素は、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の配
置位置を左側、透明画素電極ＩＴＯＩ〜ＩＴＯ３の配置
位置を右側に構成している．画素列Ｘ　ｉ　ｌ　Ｘ３　
１・・・のそれぞれの行方向の次段の画素列Ｘ，，Ｘ４
，・・・のそれぞれの画素は、画素列ＸＬ，Ｘ，，・・
・のそれぞれの画素を映像信号線ＤＬに対して線対称で
配置した画素で構成されている．すなわち、画素列Ｘ，
，Ｘ４，・・・のそれぞれの画素は，薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３の配置位置を右側、透明画素電極Ｉ
ＴＯＩ〜ＩＴＯ３の配置位置を左側に構成している。そ
して、画素列Ｘ２，Ｘ４，・・・のそれぞれの画素は、
画素列Ｘ１，Ｘ３，・・・のそれぞれの画素に対し、列
方向に半画素間隔移動させて（ずらして）配置されてい
る。 すなわち，画素列Ｘの各画素間隔を１．０　（１．０ピ
ッチ）とすると、次段の画素列Ｘは、名画素間隔を？．
０とし、前段の画素列Ｘに対して列方向に０．５画素間
隔（０．５ピッチ）ずれている．各画素間を行方向に延
在する映像イａ号線ＤＬは、各画素列Ｘ間において、半
画素間隔分（０．５ピッチ分）列方向に延在するように
構成されている。 このように液晶表示部において、薄膜トランジスタＴＰ
Ｔおよび透明画素電極ＩＴ○の配置位置が同一である画
素を列方向に複数配置して画素列Ｘを構成し、画素列Ｘ
の次段の画素列Ｘを、前段の画素列Ｘの画素を映像信号
線ＤＬに対して線対称で配置した画素で構成し、次段の
画素列を前段の画素列に対して半画素間隔移動させて構
成することにより，第８図（画素とカラーフィルタとを
重ね合わせた状態における要部平面図）で示すように、
前段の画素列Ｘの所定の色フィルタが設けられた画素（
例えば、画素列Ｘ■の赤色フィルタＲが設けられた画素
）と次段の画素列Ｘの同一色フィルタが設けられた画素
（例えば，画素列Ｘ．の赤色フィルタＲ　７５（設けら
れた画素）とを１．５画素間隔（１．５ピッチ）離隔す
ることができる。すなわち、前段の画素列Ｘの画素は、
最も近傍の次段の画素列の同一色フィルタが設けられた
画素と常時１．５画素間隔分離隔するように構成されて
おり、カラーフィルタＦＩＬはＲＧＢの三角形配置構造
を構成している。カラーフィルタＦＩＬのＲＧＢの三角
形配置構造は，各色の混色を良くすることができるので
、カラー画像の解像度を向上することができる。 また、映像信号線ＤＬは，各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線ＤＬと交差しなくなる。従って、映像信号線ＤＬの
引き回しを無くし、その占有面積を低減することができ
、また、映像信号線ＤＬの迂回を無くシ，多層配線構造
を廃止することができる。 この液晶表示部の構成を回路的に示すと、第９図（液晶
表示部の等価回路図）に示すようになる。 第９図に示すＸｉＧ，Ｘｉ＋ＩＧ，・・・は、緑色フィ
ルタＧが設けられる画素に接続された映像信号線ＤＬで
ある，ＸｉＢ＊　Ｘｉ＋ＩＢ，・・・は、青色？ィルタ
Ｂが設けられる画素に接続された映像信号線ＤＬである
．Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，・・・は、赤色フィルタＲ
が設けられる画素に接続された映像信号線Ｄ　Ｌである
．これらの映像信号線ＤＬは、映像信号駆動回路で選択
される．Ｙｉは第４図および第８図に示す画素列Ｘ■を
選択する走査信号線ＧＬである。同様に−　Ｙ　ｘ　＋
　１　ｖ　Ｙ　ｉ＋　２　ｒ・・のそれぞれは、画素列
ｘ２，　Ｘ，，・・・のそれぞれを選択する走査信号線
Ｇ　Ｌである．これらの走査信号線ＧＬは、垂直走査回
路に接続されている．第３図の中央部は一画素部分の断
面を示しているが，左側は下部透明ガラス基板ＳＵＢＩ
および上部透明ガラス基板ＳＵＢ２の左側縁部分でグ部
引出配線の存在する部分の断面を示している。右側は、
透明ガラス基板Ｓ　Ｕ　Ｂ　．ＬおよびＳ　Ｕ　Ｂ　２
の右側縁部分で外部引出配線の存在しない部分の断面を
示している． 第３図の左側、右側のそれぞれに示すシール材ＳＬは、
液晶ＬＣを封止するように構成されてお＋）、液晶封入
口（図示していない）を除く透明ガラス基板ＳＵＢＩお
よびＳＵＢ２の縁周囲全体に沿って設けられている．シ
ール材ＳＬは、例えばエポキシ樹脂で形成されている． 上部透明ガラス基板ＳＵＢＺ側の共通透明画素電極ＩＴ
Ｏは，少なくとも一箇所において．銀ペースト材ＳＩＬ
によって、下部透明ガラス基板ＳＵＢＩ側に設けられた
外部引出配線に接続されている．この外部引出配線は、
上述したゲート電極ＧＴ、ソース電極ＳＤＩ、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で設けられる．配
向膜ＯＲＩＩおよびＯＲＩ２、透明画素電極ＩＴＯ、共
通透明画素電極ＩＴＯ、保護膜ｐｓｖ１およびＰＳＶ２
、絶縁膜ＧＩのそれぞれの層は、シール材ＳＬの内側に
設けられる．偏光板ＰＯＬは、下部透明ガラス基板ＳＵ
ＢＩ．上部透明ガラス基板ＳＵＢ２のそれぞれの外側の
表面に設けられている． 第１０図は本発明を適用すべき他のアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の画素の
要部およびシール部周辺部の断面図、第１１図は第１０
図に示した液晶表示装置の液晶表示部の一画素を示す平
面図、第１２図は第１１図のＡ−Ａ切断線で切った部分
の断面図、第１３図は第１１図に示す画素を複数配置し
た液晶表示部の要部平面図、第１４図〜第１６図は第１
１図に示す画素の所定の製造工程における要部平面図、
第１７図は第１３図に示す画素とカラーフィルタとを重
ね合わせた状態における要部平面図である。 この液晶表示装置においては，液晶表示部の各画素の開
口率を向上することができるとともに、液晶にかかる直
流成分を小さくし、液晶表示部の点欠陥を低減し、かつ
黒むらを低減することができる． この液晶表示装置は、第１１図に示すように、液晶表示
部の各画素内のｉ型半導体層ＡＳが薄膜トランジスタＴ
ＦＴｌ〜ＴＦＴ３ごとに分割して構成されている．すな
わち，一画素内で複数に分割された薄膜トランジスタＴ
ＰＴＩ〜ＴＦＴ３のそれぞれは、独立したｉ型半導体層
ＡＳの島領域また、薄膜トランジスタＴＰＴＩ〜ＴＦＴ
３のそれぞれに接続される透明画素電極ＩＴＯＩ〜工Ｔ
Ｏ３のそれぞれは，薄膜トランジスタＴＰＴＩ〜ＴＦＴ
３と接続される辺と反対側の辺において、行方向の次段
の走査信号線ＯＬと重ね合わされている．この重ね合わ
せは、透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれを一
方の電極とし，次段の走査信号線ＧＬを他方の電極とす
る保持容量素子（静電容量素子）　Ｃａｄｄｔｉ−構成
する．この保持容量素子Ｃ　ａｄｄの誘電体膜は，薄膜
トランジスタＴＰＴのゲート絶縁膜として使用される絶
縁膜ＧＩと同一層で構成されている． ゲート電極ＧＴは、第２図等に示した液晶表示装置と同
様、ｉ型半導体層Ａｓより太き目に設けられるが、この
液晶表示装置では薄膜トランジスタＴＰＴＩ〜ＴＦＴ３
が独立したｉ型半導体層ＡＳごとに設けられているため
、各薄膜トランジスタＴＰＴごとに太き目のパターンが
設けられている． また，上部透明ガラス基板ＳｔＪＢ２の走査信号線ＧＬ
、映像信号線ＤＬ、薄膜トランジスタＴＰＴに対応する
部分にブラックマトリックスパターンＢＭが設けられて
いるから，画素の輪郭が明瞭になるので、コントラスト
が向上するとともに、外部の自然光が薄膜トランジスタ
ＴＰＴに当たるのを防止することができる。 第１１図に示される画素の等価回路を第１８図に示す．
第１８図において、上述と同様に、Ｃｇｓは薄膜トラン
ジスタＴＰＴのゲート電極ＧＴおよびソース電極ＳＤＩ
で形成される重ね合わせ容量である．重ね合わせ容量Ｃ
ｇｓの誘電体膜は絶縁膜ＧＩである。Ｃ　ｐｉｘは透明
画素電極ＩＴＯ（Ｐ　Ｉ　Ｘ）および共通透明画素電極
ＩＴＯ（ＣｏＭ）間で形成される液晶容量である。液晶
容量Ｃｐｉｘの誘電体膜は液晶ＬＣ、保護膜ＰＳＶＩお
よび配向膜ＯＲＩ　ｌ．ＯＲＩ　２である。なお、Ｖｉ
ａは中点電位である。 保持容量素子Ｃ　ａｄｄは，薄膜トランジスタＴＰＴが
スイッチングするとき、中点電位（画素電極７｛ａ）ｖ
ｔｃに対するゲート電位変化ΔＶｇの影響を低減するよ
うに働く．この様子を式で表すと次式となる。 ΔＶ　ｌｃ　＝　（（Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋
Ｃｐｉｘ））　ＸΔＶｇここで，ΔＶｌｃはΔＶｇによ
る中点電位の変化分を表わす．この変化分ΔＶｌｃは液
晶に加わる直流成分の原因となるが、保持容量素子Ｃａ
ｄｄの保持容量を大きくすればする程、その値を小さく
することができる。また、保持容量素子Ｃ　ａｄｄは放
電時間を長くする作用もあり、薄膜トランジスタＴＰＴ
がオフした後の映像情報を長く蓄積する。液晶ＬＣに印
加される直流成分の低減は、液晶ＬＣの寿命を向上し、
液晶表示画面の切り替え時に前の画像が残るいわゆる焼
き付きを低減することができる。 上述したように、ゲート電極ＧＴは半導体暦ＡＳを完全
に覆うように大きく設けられている分、ソース・ドレイ
ン電極ＳＤＩ，ＳＤ２とのオーバラップ面積が増え、従
って、寄生容量Ｃｇｓが大きくなり中点電位Ｖ］．ｃは
ゲート（走査）信号Ｖｇの影響を受け易くなるという逆
効果が生じる．しかし、保持容量素子Ｃ　ａｄｄを設け
ることによりこのデメリットも解消することができる。 また、２本の走査信号線ＯＬと２本の映像信号ＭＤＬと
の交差領域内に画素を有する液晶表示装置において、上
記２本の走査信号ＩＧＬのうちの一方の走査信号線ＯＬ
で選択される画素の薄膜トランジスタＴＰＴを複数に分
割し、この分割された薄膜トランジスタＴＰＴＩ〜ＴＦ
Ｔ３のそれぞれに透明画素電極ＩＴＯを複数に分割した
ｒＴｏ１〜ＩＴＯ３をそれぞれ接続し、この分割された
透明画素電極ＩＴＯＩ〜ＩＴＯ３のそれぞれにこの画素
電極ＩＴＯを一方の電極とし，上記２本の走査信号線Ｇ
Ｌのうちの他方の走査信号線ＧＬを容量電礪線として用
いて他方の電極とする保持容量素子Ｃ　ａｄｄを構成す
ることにより，上述のように，画素の分割された一部分
が点欠陥になるだけで、画素の全体としては点欠陥でな
くなるので、画素の点欠陥を低減することができるとと
もに、保持容量素子Ｃ　ａｄｄで液晶ＬＣに加わる直流
成分を低減することができるので、液晶ＬＣの寿命を向
上することができる．特に，画素を分割することにより
、薄膜トランジスタＴＰＴのゲート電極ＧＴとソース電
極ＳＤＩまたはドレイン電極ＳＤ２との短絡に起因する
点欠陥を低減することができるとともに、透明画素電極
ＩＴ○１〜ＩＴＯ３のそれぞれと保持容量素子Ｃ　ａｄ
ｄの他方の電極（容量電極ｗＡ）との短絡に起因する点
欠陥を低減することができる６後考側の点欠陥はこの液
晶表示装置の場合、３分の１になる．この結果，上記画
素の分割された一部の点欠陥は、画素の全体の面積に比
べて小さいので、上記点欠陥を見にくくすることができ
る。 保持容量素子Ｃａｄｄの保持容量は、画素の書き込み特
性から，液晶容量Ｃｐｊ．ｘに対して４〜８倍（　４　
・Ｃｐｉｘ（　Ｃａｄｄ＜　８　・Ｃｐｉｘ）　、重ね
合せ容量Ｃ４ｓに対して８〜３２倍（　８　・Ｃｇｓ＜
　Ｃａｄｄ＜３２・Ｃｇｓ）程度の値に設定する。 また、走査信号１ｉＡＧＬを第１導電膜（Ｃ’ｒ’膜）
ｇ１に第２導電膜（ＡＱ膜）ｇ２を重ね合せた複合膜で
構成し．保持容量素子Ｃ　ａｄｄの他方の電極、すなわ
ち容量電極線の分岐された部分を上記複合膜のうちの一
層の第１導電膜ｇ１からなる単層膜で構成することによ
り、走査信号線ＧＬの抵抗値を低減し、書き込み特性を
向上することができるとともに，保持容量素子Ｃ　ａｄ
ｄの他方の電極に基づく段差部に沿って確実に保持容量
素子Ｃ　ａｄｄの一方の電極（透明画素ｉｔ極ＩＴＯ）
を絶縁膜ＧＸ上に接着させることができるので、保持容
量素子Ｃ　ａｄｄの一方の電極の断線を低減することが
できる． また、保持容量素子Ｃａｄｄの他方の電極を単層の第１
導電膜ｇ１で構成し、ＡＱ膜である第２導電膜ｇ２を構
成しないことにより．Ａｆｆ［のヒロックによる保持容
量素子Ｃ　ａｄｄの他方の電極と一方の電極との短絡を
防止することができる．保持容量素子Ｃ　ａｄｄを構成
するために重ね合わされる透明画素電極ＩＴＯＩ〜ＩＴ
Ｏ３のそれぞれと容量電極線の分岐された部分との間の
一部には、ソース電極ＳＤＩと同様に、分岐された部分
の段差形状を乗り謔える際に透明画素電極ＩＴＯが断線
しないように、第１導電膜ｄ１および第２導電膜ｄ２で
構成された島領域が設けられている．この島領域は，透
明画素電極ＩＴＯの面積（開口率）を低下しないように
、できる限り小さく構成する． このように、保持容量素子Ｃ　ａｄｄの一方の電極とそ
の誘電体膜として使用される絶縁膜ＧＩとの間に、第１
導電膜ｄ１とその上に設けられた第１導電膜ｄ１に比べ
て比抵抗値が小さく、かつ寸法が小さい第２導電膜ｄ２
とで設けられた下地廖を構成し，上記一方の電極（第３
導電膜ｄ３）を上記下地層の第２導電膜ｄ２から露出す
る第１導電膜ｄ１に接続することにより，保持容量素子
Ｃａｄｄの他方の電極に基づく段差部に沿って確実に保
持容量素子Ｃ　ａｄｄの一方の電極を接着させることが
できるので、保持容量素子Ｃ　ａｄｄの一方の電極の断
線を低減することができる． 画素の透明画素電極ＩＴ○に保持容量素子Ｃａｄｄを設
けた液晶表示装置の液晶表示部は、第２０図（液晶表示
部を示す等価回路図）に示すように構成されている。液
晶表示部は，画素、走査信号線ＧＬおよび映像信号線Ｄ
Ｌを含む単位基本パターンの繰り返しで構成されている
。容量電極線として使用される最終段の走査信号線ＯＬ
（または初段の走査信号線ＧＬ）は，第２０図に示すよ
うに、共通透明画素電極（Ｖｃｏｍ）ＩＴＯに接続され
る．共通透明画素電極ＩＴＯは、第３図に示すように、
液晶表示装置の周縁部において銀ペースト材ＳＬによっ
て外部引出配線に接続されている，しかも，この外部引
出配線の一部の導電層（ｇｌおよびｇ２）は走査信号線
ＯＬと同一製造工程で構成されている。この結果、最終
段の走査信号線ＧＬ（容量電極線）は、共通透明画素電
極ＩＴＯに簡単に接続することができる。 このように、容量電極線の最終段を画素の共通透明画素
電極（Ｖｃｏｍ）ＩＴＯに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ、しかも共通透明画素電極ＩＴＯはこ
の外部引出配線に接続されているので，簡単な構成で最
終段の容量電極線を共通透明画素電極ＩＴＯに接続する
ことができる． また、液晶表示装置は，先に本願出願人によって出願さ
れた特願昭６２−９５１２５号に記戟される直流相殺方
式（．Ｄ　Ｃキャンセル方式）に基づき、第１９図（タ
イムチャート）に示すように、走査信号１ｉＡＤＬの能
動電圧を制御することによって，さらに液晶ＬＣに加わ
る直流成分を低減することができる．第１９図において
，ｖｉは任意の走査信号線ＧＬの駆動電圧，Ｖｉ＋１は
その次段の走査信号線ＯＬの駆動電圧である．Ｖｅｅは
走査信号線ＯＬに印加されるロウレベルの駆動電圧Ｖｄ
ｍｉｎ．Ｖｄｄは走査信号線ＯＬに印加されるハイレベ
ルの駆動電圧Ｖ　ｄ　ｗａｘである．各時刻Ｌ＝ｔユ〜
ｔ４における中点電位Ｖｉａ（第１８図参照）の電圧変
化分Δｖｉ〜Δｖ４は，画素の合計の容量（Ｃｇｓ＋　
Ｃｐｉｘ＋　Ｃａｄｄ）をＣとすると，次式のようにな
る． ΔＶ−＝　（Ｃｇｓ／Ｃ）・Ｖ２ Δｖ，＝＋（Ｃｇｓ／Ｃ）・（Ｖ１＋Ｖ２）−（Ｃａｄ
ｄ／Ｃ）・Ｖ　２ Δ”ｓ＝　　（Ｃｇｓ／Ｃ）・Ｖ１ ＋（Ｃａｄｄ／　Ｃ）・（Ｖ　１　＋Ｖ　２）ΔＶ，＝
−（Ｃａｄｄ／Ｃ）・Ｖ　１ ここで、走査信号線ＧＬに印加される叩動電圧が充分で
あれば（下記

【注１参照）、液晶ＬＣに加わる直流電圧
は、次式で表される。 ΔＶ３＋ΔＶ４＝（Ｃａｄｄ−Ｖ２−Ｃｇｓ−Ｖ　１）
／Ｃこのため、Ｃａｄｄ・Ｖ　２　＝Ｃｇｓ−Ｖ　１と
すると、液晶ＬＣに加わる直流電圧は０になる。 【注】時刻ｔいｔ２で走査線Ｖｉの変化分が中点電位Ｖ
ｌｃに影響を及ぼすが，ｔ２〜ｔ３の期間に中点、電位
Ｖｌｃは信号Ｍｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。 液晶ＬＣにかかる電位は薄膜トランジスタＴＰＴがオフ
した直後の電位でほぼ決定される（薄膜トランジスタＴ
ＰＴのオフ期間がオン期間より圧倒的に長い）．従って
、液晶ＬＣにかかる直流分の計算は、期間ｔ１〜ｔ３は
ほぼ無視でき、薄膜トランジスタＴＰＴがオフ直後の電
位、すなわち時刻？■、ｔ．における過渡時の影響を考
えればよい。 なお、映像信号Ｖｉはフレームごと、あるいはラインご
とに極性が反転し、映像信号そのものによる直流分はＯ
とされている。 すなわち、直流相殺方式は、重ね合せ容量Ｃｇｓによる
中点電位Ｖｌｃの引き込みによる低下分を、保持容量素
子Ｃ　ａｄｄおよび次段の走査信号，ＩＧＩ、（容量電
極線）に印加される駆動電圧によって押し上げ，液晶Ｌ
Ｃに加わる直流成分を極めて小さくすることができる。 この結果，液晶表示装置は液晶ＬＣの寿命を向上するこ
とができる。もちろん、遮光効果ｔ！ｔｉけるためにゲ
ート電極ＧＴを大きくした場合、それに伴って保持容量
素子Ｃ　ａｄｄの保持容量を大きくすればよい。 この直流相殺方式は，第２１図（液晶表示部を示す等価
回路図）で示すように，初段の走査信号線ＯＬ（または
容量電極線）を最終段の容量電極ｍ（または走査信号線
ＧＬ）に接続することによって採用することができる，
第２１図には便宜上４本の走査信号線Ｇ　Ｌ　Ｌか記載
されていないが、実際には数百程度の走査信号線ＧＬが
配置されている。初段の走査信号線ＧＬと最終段の容量
電橿線との接続は，液晶表示部内の内部配線あるいは外
部引出配線によって行なう． このように，液晶表示＊ａは，初段の走査信号線ＯＬを
最終段の容量電極線に接続することにより、走査信号線
ＧＬおよび容量電極線の全べてを垂直走査回路に接続す
ることができるので、直流相殺方式（ＤＣキャンセル方
式）を採用することができる。この結果、液晶ＬＣに加
わる直流成分を低減することができるので，液晶ＬＣの
寿命を向上することができる。 本発明の液晶表示装置は、第３図および第１０図に示す
ように，下部透明ガラス基板ＳＵＢＩと、下部透明ガラ
ス基板ＳＵＢＩ上に設けられた薄膜トランジスタＴＰＴ
および透明画素電極ＩＴ○１と、薄膜トランジスタＴＰ
Ｔおよび透明画素電極工丁’０１を含む下部透明ガラス
基板ＳｔＪＢｌ上に設けられた保護膜ＰＳＶＩと、保護
膜ＰＳＶｌ上に設けられ汽配向膜ＯＲＩＩとを含んでな
る第１の基板と、 上部透明ガラス基板ＳＵＢ２と、上部透明ガラス基板Ｓ
ＵＢＺ上に設けられたカラーフィルタＦＩＬと，カラー
フィルタＦＩＬを含む上部透明ガラス基板ＳＵＢ２上に
設けられた保護膜ＰＳＶ２と、保護膜ＰＳＶ２に混入さ
れ，その下部が該保護膜に固着され，その上部が該保護
膜から突出するスペーサ材ＳＰと、スペーサ材ＳＰ上を
除く保護膜ＰＳＶ２上に設けられた共通透明画素電極■
ＴＯ２と、共通透明画素電極ＩＴ○２およびスペーサ材
ＳＰ上に設けられた配向膜○ＲＩ２とを含む第２の基板
とを具備し、 上記第１の基板と上記第２の基板とは、互いの配向膜Ｏ
ＲＩＩと配向膜ＯＲＩ２が向き合うように、保護膜ＰＳ
Ｖ２に混入、固着されたスペーサ材ＳＰを介在させるこ
とにより所定の間隔を隔てて重ね合わせられ，両基板の
間の配向膜ＯＲＩＩと配向膜ＯＲＩ２との間に液晶ＬＣ
が封入され、シール材ＳＬにより封止されて組み立てら
れている。 本実施例の液晶表示装置の効果について説明する． 従来の液晶表示装置では、スペーサ材は配向処理が済ん
だ配向膜面上に分散させるか、あるいは、スペーサ材を
混入した配向膜を上部透明ガラス基板面上に塗布して設
けるので，スペーサ材が設けられる位置を定めることが
できず、従って、第１の基板と第２の基板とを組み合わ
せたとき、スペーサ材が第１の基板上に設けられた薄膜
トランジスタ付近に配置された場合に、スペーサ材によ
り簿膜トランジスタが損傷される可能性が高かった．し
かし、本発明の液晶表示装置では、スペーサ材ＳＰの上
には配向膜○ＲＩ２が載っており、薄膜トランジスタＴ
ＰＴとスペーサ材ＳＰとの間には配向膜ＯＲＩＩと配向
膜ＯＲＩ２の２層が存在するので，薄膜トランジスタＴ
ＰＴが損傷される可能性が低減し，品質、歩留りを向上
することができる。 第１図（Ａ）〜（Ｅ）は、本発明の液晶表示装置のＩｌ
造方法の一実施例の主要工程を示す工程断面図である．
ここでは，上記第２の基板を作製する工程のみ説明する
． まず、透明ガラス基板ＳＵＢ２上にブラックマトリック
スＢＭを選択的に設け、カラーフィルタＦＩＬを選択的
に設ける（詳細については既に説明したので省略する）
．この上にカラーフィルタ用の保護膜ＰＳＶ２と保護膜
ＰＳＶ２に混入され、その下部が該保護膜に固着され、
その上部が該保護膜から突出するスペーサ材ＳＰとを設
ける．スペーサ材は、例えばグラスファイバー、ポリマ
ービーズ，ガラス等から成り，ここでは球形状をしてい
るが、円筒形状等でもよい．これらを保護膜中に設ける
には、保護膜材を塗布する前に、保護膜材にスペーサ材
ＳＰを均一に混入し、このスペーサ材ＳＰが混入された
保護膜材をスビンコート法、ロールコート法等により塗
布し、硬化させる．スペーサ材ＳＰの混合密度は、スペ
ーサ材ＳＰを保護膜材に混合する量により調整する．こ
の保護膜ＰＳＶ２の材料としては、アクリル、エポキシ
系樹脂等の接着性のある材料を用いるので，保護膜ＰＳ
Ｖ２が硬化すると、スペーサ材ＳＰは保護膜ＰＳＶ２に
より固着，固定される。なお、保護膜材を塗布した後、
エアーブロー等を用いてスペーサ材ｓｐを硬化前の保護
膜ＰＳＶ２の面上に均一に分散させてもよい．次に、ス
ペーサ材ＳＰが混入，固着された保護膜ＰＳＶ２の上に
スパッタ法，真空蒸着法等によりＩＴＯ（ネサ膜）等か
ら成る共通透明画素電極ＩＴＯ２を設ける（第１図（Ａ
））．　　次に、スペーサ材ＳＰ上に存在する共通透明
画素電極ＩＴＯ２のみを除去するために、共通透明画素
電極ＩＴＯ２を除去する部分以外の共通透明画素電極Ｉ
ＴＯ２上にフォトレジスト膜ＰＨを設ける（第１図（Ｂ
））。なお、スペーサ材ＳＰ上の共通透明画素電極ＩＴ
Ｏ２がエッチングできるように、フォトレジスト膜ＰＨ
の膜厚は、０．５〜１．０μｍ程度に薄く設ける。 次に、フォトリソグラフィー法によりフォトレジスト膜
ＰＨをマスクとしてスペーサ材ＳＰ上の共通透明画素電
極ＩＴＯ２をウェットエッチング等により除去する（第
１図（Ｃ））。スペーサ材ＳＰ上の共通透明画素電極Ｉ
ＴＯ２を除去するのは、もし、スペーサ材ＳＰ上に共通
透明画素電極ＩＴＯ２が存在していると，第１の基板と
第２の基板とを組み合わせたときに、第１の基板の透明
画素電極ＩＴＯＩやソース、ドレイン電極ＳＤＩ，ＳＤ
２等（第３図、第１０図参照）とスペーサ材ＳＰ上の共
通透明画素電極ＩＴ○２とが接触して電気的に導通する
のを防止するためである。 次に、フォトレジスト膜ＰＨを剥離する（第１図（Ｄ）
　）　． ，次に、この上に配向膜ＯＲＩ２を設ける（第１図（Ｅ
））．次に、配向膜ＯＲＩ２の上面を、有機溶剤、エア
ーブロー等により洗浄し、第１の基板との組み立てを行
なう．その他の工程については既に説明したので、省略
する．　次に、本実施例の製造方法における効果につい
て説明する。 第１に、従来の液晶表示装置の製造方法では、配向処理
が済んだ配向膜にスペーサ材を分散させるとき，エアー
ブロー等で吹いて分散させるので，配向膜面に異物が付
看しやすく、配向膜面が汚染されやすかったが、本実施
例の製造方法では、カラーフィルタ用の保護膜ＰＳＶ２
にスペーサ材ＳＰを混入，固着し．その後共通透明画素
電極ＩＴ０２と配向膜ＯＲＩ２を設け、配向膜上にスペ
ーサ材を分散させないので、配向膜ＯＲＩ２が汚染する
ことがない．従って、配向１１％ＯＲＩ２面の汚染によ
り，第１の基板の配向膜ＯＲＩＩと第２の基板の配向膜
ＯＲｒ２との間に封入される液晶ＬＣのインピーダンス
が低下し、光学特性が変化し，特性が変動するのを防止
でき、品質、歩留りを向上することができる。 第２に、従来の製造方法では、配向膜を洗浄するとき、
スペーサ材が固定されてないので，スペーサ材が流れて
しまって一部が無くなったり、また、洗浄の際、スペー
サ材が移動するので，配向膜が傷付くことがあり、液晶
分子の向きを整える機能が劣化する問題があったが、本
実施例の製造方法では、配向処理後のスペーサ分散工程
が不要であり、また、スペーサ材ＳＰは、接着性を有す
る保護膜ＰＳＶ２によりしっかりと固定されてぃるので
、スペーサ材の一部が無くなったり、配向膜が傷付いた
リせず、かつ、第１の基板と第２の基板とを組み立てる
前に配向膜を洗浄することが可能となるので、配向処理
面の異物付着，汚染等を除去でき、配向面を清浄化でき
るので、品質，歩留りを向上できる。 第３に、本実施例の製造方法では，第１の基板と第２の
基板とを組み合わせたとき、第１の基板の薄膜トランジ
スタとスペーサ材ＳＰとの間には第１の基板の配向膜と
第２の基板の配向膜○Ｒ．　Ｉ２の２層が存在するので
、薄膜トランジスタＴＰＴ等が損傷されにくく、品質、
歩留りを向上することができる． 以上、この発明を上記実施例に基づき具体的レこ説明し
たが、この発明は上記実施例に限定されるものではなく
、その要旨を逸脱しない範囲において種々変更可能であ
ること１土もちろんである．例えば、第１の基板と第２
の基板とを組み合わせたときに、第２の基板の共通透明
画素電極ＩＴス、ドレイン電ｉｓＤ１．ＳＤ２等と電気
的に導通するのを防止するために、スペーサ材ＳＰ上に
は共通透明画素電極ＩＴＯ２を設けないが、第１図に示
した製造工程においては、スペーサ材ＳＰが混入された
保護膜ＰＳＶ２上に共通透明画素電極ＩＴＯ２を設けた
後、フォトリソグラフィー法によりフォトレジスト膜を
パターニングし、このフォトレジスト膜をマスクとして
ウエットエッチング法によりスペーサ材ＳＰ上に存在す
る共通透明画素電極ＩＴＯ２を除去したが、共通透明画
素電極ＩＴＯ２を選択的に設けるのに他の方法を用いて
もよい．例えば、フォトリソグラフィー法を用いないで
．スペーサ材の材料として共通透明画素電極の材料と親
和性の悪い材料，例えばガラス等の無機物を用い、共通
透明画素電極をスペーサ材および保護膜上に薄く設けた
とき、共通透明画素電極がスペーサ材によりはじかれて
透明画素電極がスペーサ材上のみ設けられないようにし
てもよい．もしくは，この場合、スペーサ材の表面に透
明画素電極をはじくような処理を施してもよい．または
、エッチングに対するマスクを用いないで，スペーサ材
および保護膜上に設ける共通透明画素電極の膜厚を調整
し、かつ、エッチング時間を調整することにより，保謹
膜から突出するスペーサ材上の透明画素電極のみ除去さ
れるようにしてもよい。エッチング法としては、ＲＩＥ
　（反応性イオンエッチング）法を用いてもよい。 また，本発明は液晶表示部の各画素を２分割あるいは４
分割した液晶表示装置に適用することができる。ただし
、画素の分割数があまり多くなると、開口率が低下する
ので、上述のように、２〜４分割程度が妥当である。ま
た、画素は分割しなくても効果は得られる．さらに、上
述実施例においては，ゲート電極形成→ゲート絶縁膜形
成→半導体層形成→ソース・ドレイン電極形成の逆スタ
ガ構造を示したが、上下関係または作る順番がそれと逆
のスタガ構造でもこの発明は有効である。 〔発明の効果〕 以上説明したように、本発明のカラー液晶表示にスペー
サ材を混入、固着し、その後透明画素電極と配向膜を設
ける楕成なので、従来のように配向膜面上にスペーサ材
を分散させないので、配向膜が汚染される可能性が少な
い。従って、配向膜面の汚染により第１の基板の配向膜
と第２の基板の配向膜との間に封入される液晶のインピ
ーダンスが低下し、光学特性が変化するのを防止でき、
特性変動を少なくでき、品質、歩留りを向上することが
できる。また、本発明の製造方法では、配向処理後のス
ペーサ分散工程が不要である。また，スペーサ材は保護
膜によりしっかりと固定されているので、配向膜の洗浄
の際、スペーサ材が流れてしまって一部が無くなったり
、スペーサ材の移動により配向膜が傷付くのを防止でき
、かつ、第１の基板と第２の基板とを組み立てる前に配
向膜を洗浄することが可能となり、配向処理面の異物付
着、汚染等を除去でき、配向膜面を清浄化できるので、
品質、歩留りを向上できる．さらに、本発明の液晶表示
装置およびその製造方法では、第１の基板の薄膜トラン
ジスタ等とスペーサ材との間に第１の基板の配向膜と第
２の基板の配向膜の２層が存在するので、薄膜トランジ
スタ等が損傷されにくく、品質、歩留りを向上すること
ができる．このように、本発明の効果は顕著である．

【図面の簡単な説明】

第１図（Ａ）〜（Ｅ）は、本発明の液晶表示装置の製造
方法の一実施例の主要工程を示す工程断面図、第２図は
、この発明を適用すべきアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を示す要部
平面図、第３図は、第２図の■一■切断線で切った部分
とシール部周辺部の断面図、第４図は、第２図に示す画
素を複数配置した液晶表示部の要部平面図、第５図〜第
７図は、第２図に示す画素の所定の製造工程における要
部平面図、第８図は，第４図に示す画素とカラーフィル
タとを重ね合せた状態における要部平面図，第９図は、
上記のアクティブ・マトリックス方式のカラー液晶表示
装置の液晶表示部を示す等価回路図，第１０図は，この
発明を適用すべ晶表示装置の液晶表示部の画素の要部お
よびシール部周辺部の断面図、第１１図は、第１０図に
示した液晶表示装置の液晶表示部の一画素を示す平面図
、第１２図は、第１１図のＡ−Ａ切断線で切った部分の
断面図，第１３図は、第１１図に示す画素を複数配置し
た液晶表示部の要部平面図、第１４図〜第１６図は、第
１１図に示す画素の所定の製造工程における要部平面図
，第１７図は、第１３図に示す画素とカラーフィルタと
を重ね合せた状態における要部平面図、第１８図は，第
１１図に記載される画素の等価回路図、第１９図は、直
流相殺方式による走査信号線の駆動電圧を示すタイムチ
ャート、第２０図、第２１図は，それぞれ第１３図に示
したアクティブ・マトリックス方式のカラー液晶表示装
置の液晶表示部を示す等価回路図である． ｓｐ・・・スペーサ材 ＳＵＢＩ・・・下部透明ガラス基板（第１の透明ガラス
基板） ス基板） ＴＰＴ・・・薄膜トランジスタ ＩＴＯＩ・・・透明画素電極（第１の画素電極）ＩＴＯ
２・・・共通透明画素電極（第２の画素電極）ＰＳＶＩ
・・・第１の保護膜 ＰＳＶ２・・・第２の保護膜 ＯＲＩＩ・・・第１の配向膜 ＯＲＩ２・・・第２の配向膜 ＦＩＬ・・・カラーフィルタ ＬＣ・・・液晶 Ｓ，Ｌ・・・シール材 第１図 第 ｌ ＯＲ＋　２−−− 第２１乙旬膜 図 第５図 乙ク 第１３図

Claims (1)

1. 【特許請求の範囲】 １、透明ガラス基板上にカラーフィルタを設ける工程と
   、上記カラーフィルタが設けられた上記透明ガラス基板
   上に保護膜と該保護膜に混入され、その下部が該保護膜
   に固着され、上部が該保護膜から突出するスペーサ材と
   を設ける工程と、上記スペーサ材が混入された上記保護
   膜上に画素電極を設ける工程と、上記スペーサ材上に存
   在する上記画素電極を除去する工程と、上記画素電極お
   よび上記スペーサ材上に配向膜を設ける工程とを含んで
   なることを特徴とする液晶表示装置の製造方法。 ２、第１の透明ガラス基板と、上記第１の透明ガラス基
   板上に設けられた薄膜トランジスタおよび第１の画素電
   極と、上記薄膜トランジスタおよび上記第１の画素電極
   を含む上記第１の透明ガラス基板上に設けられた第１の
   保護膜と、上記第１の保護膜上に設けられた第１の配向
   膜とを含んでなる第１の基板と、 第２の透明ガラス基板と、上記第２の透明ガラス基板上
   に設けられたカラーフィルタと、上記カラーフィルタを
   含む上記第２の透明ガラス基板上に設けられた第２の保
   護膜と、上記第２の保護膜に混入され、その下部が該保
   護膜に固着され、その上部が該保護膜から突出するスペ
   ーサ材と、上記スペーサ材上を除く上記第２の保護膜上
   に設けられた第２の画素電極と、上記第２の画素電極お
   よび上記スペーサ材上に設けられた第２の配向膜とを含
   む第２の基板とを具備し、 上記第１の基板と上記第２の基板とは、互いの上記第１
   、第２の配向膜が向き合うように、上記第２の保護膜に
   固着されたスペーサ材を介在させることにより所定の間
   隔を隔てて重ね合わせられ、両基板の間の上記第１、第
   ２の配向膜の間に液晶が封入され、シール材により封止
   されて組み立てられていることを特徴とする液晶表示装
   置。