JPH0224562U - - Google Patents
Info
- Publication number
- JPH0224562U JPH0224562U JP1988101109U JP10110988U JPH0224562U JP H0224562 U JPH0224562 U JP H0224562U JP 1988101109 U JP1988101109 U JP 1988101109U JP 10110988 U JP10110988 U JP 10110988U JP H0224562 U JPH0224562 U JP H0224562U
- Authority
- JP
- Japan
- Prior art keywords
- view
- perspective
- cross
- word line
- line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 9
- 239000002184 metal Substances 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 239000000758 substrate Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
第１図〜第１３図は本考案の実施例を示すもの
で、第１図Ａは第一実施例に係る半導体装置の部
分斜視図、第１図Ｂは第１図ＡのＢ−Ｂ面断面斜
視図、第１図Ｃは第１図ＡのＣ−Ｃ面断面斜視図
、第１図Ｄはこの半導体装置における一部の回路
を説明する説明図を示し、また、第２図Ａ〜第９
図Ｃは第一実施例に係る半導体装置の製造工程を
示すもので、第２図Ａはフイールド酸化膜形成後
の基板斜視図、第２図Ｂは第２図ＡのＢ−Ｂ面断
面斜視図、第２図Ｃは第２図ＡのＣ−Ｃ面断面斜
視図、第３図Ａはポリシリコン層形成後の基板斜
視図、第３図Ｂは第３図ＡのＢ−Ｂ面断面斜視図
、第３図Ｃは第３図ＡのＣ−Ｃ面断面斜視図、第
４図Ａは酸化シリコン膜形成後の基板斜視図、第
４図Ｂは第４図ＡのＢ−Ｂ面断面斜視図、第４図
Ｃは第４図ＡのＣ−Ｃ面断面斜視図、第５図Ａは
第一金属層形成後の基板斜視図、第５図Ｂは第５
図ＡのＢ−Ｂ面断面斜視図、第５図Ｃは第５図Ａ
のＣ−Ｃ面断面斜視図、第６図Ａは酸化シリコン
膜形成後の基板斜視図、第６図Ｂは第６図ＡのＢ
−Ｂ面断面斜視図、第６図Ｃは第６図ＡのＣ−Ｃ
面断面斜視図、第７図Ａは酸化シリコン膜に開口
を開設した後における基板斜視図、第７図Ｂは第
７図ＡのＢ−Ｂ面断面斜視図、第７図Ｃは第７図
ＡのＣ−Ｃ面断面斜視図、第８図Ａは第二金属膜
形成後における基板斜視図、第８図Ｂは第８図Ａ
のＢ−Ｂ面断面斜視図、第８図Ｃは第８図ＡのＣ
−Ｃ面断面斜視図、第９図Ａはビツト線形成後に
おける基板斜視図、第９図Ｂは第９図ＡのＢ−Ｂ
面断面斜視図、第９図Ｃは第９図ＡのＣ−Ｃ面断
面斜視図を夫々示し、また、第１０図は第二実施
例に係る半導体装置の部分斜視図を示し、第１１
図Ａ〜第１３図Ｂはこの実施例に係る半導体装置
の製造工程の一部を示しており、第１１図Ａは酸
化シリコン膜形成後その一部に開口を設けた基板
の斜視図、第１１図Ｂは第１１図ＡのＢ−Ｂ面断
面斜視図、第１２図Ａは第二金属膜形成後におけ
る基板斜視図、第１２図Ｂは第１２図ＡのＢ−Ｂ
面断面斜視図、第１３図Ａはビツト線形成後にお
ける基板斜視図、第１３図Ｂは第１３図ＡのＢ−
Ｂ面断面斜視図を夫々示し、また、第１４図Ａは
従来における半導体装置の部分斜視図、第１４図
Ｂは第１４図ＡのＢ−Ｂ面断面斜視図、第１４図
Ｃは第１４図ＡのＣ−Ｃ面断面斜視図、第１５図
はメモリ・セル・アレイの動作説明図、及び、第
１６図Ａ〜ＣはＭＯＳ型半導体装置の製造工程を
示す工程説明図である。 符号説明、１……基板、２……ゲート電極、３
……ワード線、４……絶縁層、５……ビツト線、
６……第二金属層、７……第一金属層、８……開
口、３１……ポリシリコン層、３２……金属層。
で、第１図Ａは第一実施例に係る半導体装置の部
分斜視図、第１図Ｂは第１図ＡのＢ−Ｂ面断面斜
視図、第１図Ｃは第１図ＡのＣ−Ｃ面断面斜視図
、第１図Ｄはこの半導体装置における一部の回路
を説明する説明図を示し、また、第２図Ａ〜第９
図Ｃは第一実施例に係る半導体装置の製造工程を
示すもので、第２図Ａはフイールド酸化膜形成後
の基板斜視図、第２図Ｂは第２図ＡのＢ−Ｂ面断
面斜視図、第２図Ｃは第２図ＡのＣ−Ｃ面断面斜
視図、第３図Ａはポリシリコン層形成後の基板斜
視図、第３図Ｂは第３図ＡのＢ−Ｂ面断面斜視図
、第３図Ｃは第３図ＡのＣ−Ｃ面断面斜視図、第
４図Ａは酸化シリコン膜形成後の基板斜視図、第
４図Ｂは第４図ＡのＢ−Ｂ面断面斜視図、第４図
Ｃは第４図ＡのＣ−Ｃ面断面斜視図、第５図Ａは
第一金属層形成後の基板斜視図、第５図Ｂは第５
図ＡのＢ−Ｂ面断面斜視図、第５図Ｃは第５図Ａ
のＣ−Ｃ面断面斜視図、第６図Ａは酸化シリコン
膜形成後の基板斜視図、第６図Ｂは第６図ＡのＢ
−Ｂ面断面斜視図、第６図Ｃは第６図ＡのＣ−Ｃ
面断面斜視図、第７図Ａは酸化シリコン膜に開口
を開設した後における基板斜視図、第７図Ｂは第
７図ＡのＢ−Ｂ面断面斜視図、第７図Ｃは第７図
ＡのＣ−Ｃ面断面斜視図、第８図Ａは第二金属膜
形成後における基板斜視図、第８図Ｂは第８図Ａ
のＢ−Ｂ面断面斜視図、第８図Ｃは第８図ＡのＣ
−Ｃ面断面斜視図、第９図Ａはビツト線形成後に
おける基板斜視図、第９図Ｂは第９図ＡのＢ−Ｂ
面断面斜視図、第９図Ｃは第９図ＡのＣ−Ｃ面断
面斜視図を夫々示し、また、第１０図は第二実施
例に係る半導体装置の部分斜視図を示し、第１１
図Ａ〜第１３図Ｂはこの実施例に係る半導体装置
の製造工程の一部を示しており、第１１図Ａは酸
化シリコン膜形成後その一部に開口を設けた基板
の斜視図、第１１図Ｂは第１１図ＡのＢ−Ｂ面断
面斜視図、第１２図Ａは第二金属膜形成後におけ
る基板斜視図、第１２図Ｂは第１２図ＡのＢ−Ｂ
面断面斜視図、第１３図Ａはビツト線形成後にお
ける基板斜視図、第１３図Ｂは第１３図ＡのＢ−
Ｂ面断面斜視図を夫々示し、また、第１４図Ａは
従来における半導体装置の部分斜視図、第１４図
Ｂは第１４図ＡのＢ−Ｂ面断面斜視図、第１４図
Ｃは第１４図ＡのＣ−Ｃ面断面斜視図、第１５図
はメモリ・セル・アレイの動作説明図、及び、第
１６図Ａ〜ＣはＭＯＳ型半導体装置の製造工程を
示す工程説明図である。 符号説明、１……基板、２……ゲート電極、３
……ワード線、４……絶縁層、５……ビツト線、
６……第二金属層、７……第一金属層、８……開
口、３１……ポリシリコン層、３２……金属層。
Claims (1)
- 【実用新案登録請求の範囲】 ＭＯＳ型半導体素子群により構成されたメモリ
・セル・アレイと、上記各半導体素子のゲート電
極に接続して配置されたワード線と、このワード
線上に絶縁層を介して配置され書込み、若しくは
読出し信号の経路となるビツト線とを備える半導
体装置において、 上記ワード線がポリシリコン層と金属層との多
層構造になつていることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988101109U JPH0224562U (ja) | 1988-08-01 | 1988-08-01 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988101109U JPH0224562U (ja) | 1988-08-01 | 1988-08-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0224562U true JPH0224562U (ja) | 1990-02-19 |
Family
ID=31329801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988101109U Pending JPH0224562U (ja) | 1988-08-01 | 1988-08-01 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0224562U (ja) |
-
1988
- 1988-08-01 JP JP1988101109U patent/JPH0224562U/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH01198065A (ja) | 半導体記憶装置 | |
| JPS5853512B2 (ja) | 半導体記憶装置の製造方法 | |
| JP3940495B2 (ja) | Ｓｒａｍセルの構造及びその製造方法 | |
| JPH01124234A (ja) | 分離酸化膜を有する半導体装置およびその製造方法 | |
| JPH0224562U (ja) | ||
| JPH0224563U (ja) | ||
| JPS63211751A (ja) | メモリ装置 | |
| JP2606836B2 (ja) | 半導体記憶装置 | |
| JPS60196967A (ja) | ダイナミツクメモリセル | |
| JPS6123361A (ja) | 半導体記憶装置 | |
| JPH06151778A (ja) | スタティックｒａｍ | |
| JPH0648879Y2 (ja) | メモリ装置 | |
| JP2590900B2 (ja) | メモリ装置 | |
| JPH02285669A (ja) | メモリ装置 | |
| JPH0693502B2 (ja) | Ｍｏｓ型半導体集積回路装置 | |
| JP2696067B2 (ja) | 半導体記憶装置の製造方法 | |
| JPS62145863A (ja) | 半導体記憶装置 | |
| JPH01308069A (ja) | 半導体メモリのメモリセル構造 | |
| JPH02254751A (ja) | 半導体メモリセル | |
| JPS6357755U (ja) | ||
| JPH03165560A (ja) | 半導体メモリ | |
| JPS6018146B2 (ja) | Ｍｉｓ型半導体装置の製法 | |
| JPH02146849U (ja) | ||
| JPS63167754U (ja) | ||
| JPS60116225U (ja) | 半導体セラミツクコンデンサ |