JPH02257618A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH02257618A JPH02257618A JP1079254A JP7925489A JPH02257618A JP H02257618 A JPH02257618 A JP H02257618A JP 1079254 A JP1079254 A JP 1079254A JP 7925489 A JP7925489 A JP 7925489A JP H02257618 A JPH02257618 A JP H02257618A
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- gate electrode
- semiconductor device
- insulating film
- stress
- gate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置及びその製造方法に関し、特に、
化合物半導体の電界効果トランジスタ（以下、ＦＥＴと
略す）において、しきい値電圧のゲート方向依存性の改
善を図ることができる半導体装置及びその製造方法に関
するものである。
化合物半導体の電界効果トランジスタ（以下、ＦＥＴと
略す）において、しきい値電圧のゲート方向依存性の改
善を図ることができる半導体装置及びその製造方法に関
するものである。
第７図は従来の高融点金属セルファラインゲー）ＦＥＴ
を示す断面図であり、図において、１は半絶縁性Ｇａｐ
ｓ基板、２は半絶縁性ＧａＡｓ基板１上に形成された活
性層、３はタングステンシリサイドからなるゲート電極
、４ａ、４ｂは高濃度ドーピング層、５ａ、５ｂはオー
ミック電極、６は絶ａ膜である。なお、Ｆ、はゲート電
極３の端部にかかる絶縁膜６の圧縮応力で、Ｆ４はゲー
ト電極３の端部にかかるタングステンシリサイド３の引
張り応力である。
を示す断面図であり、図において、１は半絶縁性Ｇａｐ
ｓ基板、２は半絶縁性ＧａＡｓ基板１上に形成された活
性層、３はタングステンシリサイドからなるゲート電極
、４ａ、４ｂは高濃度ドーピング層、５ａ、５ｂはオー
ミック電極、６は絶ａ膜である。なお、Ｆ、はゲート電
極３の端部にかかる絶縁膜６の圧縮応力で、Ｆ４はゲー
ト電極３の端部にかかるタングステンシリサイド３の引
張り応力である。
本例ではゲート電極３の端部にかかる応力として、例え
ばタングステンシリサイド３が引張り応力（Ｆ４ ）
、絶縁膜６が圧縮応力（Ｆ、）を持つ場合を示している
。このような応力がゲート電極３の端部に発生すると、
ゲート電極３の下の半絶縁性（：、ａＡｓ基板１には歪
が生じ、この歪の方向に応じてゲート電極３の直下の基
板内にピエゾ電荷が発生し、プラスとマイナスの電荷の
分布ができることが一般に知られている。
ばタングステンシリサイド３が引張り応力（Ｆ４ ）
、絶縁膜６が圧縮応力（Ｆ、）を持つ場合を示している
。このような応力がゲート電極３の端部に発生すると、
ゲート電極３の下の半絶縁性（：、ａＡｓ基板１には歪
が生じ、この歪の方向に応じてゲート電極３の直下の基
板内にピエゾ電荷が発生し、プラスとマイナスの電荷の
分布ができることが一般に知られている。
即ち、第１θ図はアイ・イー・イー・イー トランザク
ションズ オン エレクトン デバイスＥＤ３１巻、１
０号、１９８４年（ＩＥＥＨＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ ＨＬＥＣＴＲＯＮ ＤＢＶＩＣＥＳ、ＶＯＬ、
ＨＤ−３１，ＮＯ，１０，１９８４）に示されたピエゾ
電荷の分布を示す図である。
ションズ オン エレクトン デバイスＥＤ３１巻、１
０号、１９８４年（ＩＥＥＨＴＲＡＮＳＡＣＴＩＯＮＳ
ＯＮ ＨＬＥＣＴＲＯＮ ＤＢＶＩＣＥＳ、ＶＯＬ、
ＨＤ−３１，ＮＯ，１０，１９８４）に示されたピエゾ
電荷の分布を示す図である。
図において、１０は半絶縁性ＧａＡｓ基板、１３はゲー
ト電極、１６ａ、１６ｂは絶縁膜（Ｓｉ。
ト電極、１６ａ、１６ｂは絶縁膜（Ｓｉ。
Ｎ、）であり、Ｆはそれぞれ絶縁膜１６ａ、１６ｂより
ゲート電極１３の端部にかかる応力を示している。応力
Ｆが発生すると基板１０には歪が生じる。ここで、基板
に化合物半導体、例えば半絶縁性ＧａＡｓ基板等を用い
た場合には、歪によりＧａとＡ３が分極を起こし、基板
の結晶方位によってピエゾ電荷の分布が変化する。例え
ば、第７図に示すような応力がゲート電極３の端部に発
生した場合には、ピエゾ電荷の分布により、ＧａＡＳ結
晶の（０１１）方向ではプラスの電荷が多く、（０１１
）方向ではマイナスの電荷が多くなり、また、（０１０
）方向ではピエゾ１！荷は生じないことが知られている
。
ゲート電極１３の端部にかかる応力を示している。応力
Ｆが発生すると基板１０には歪が生じる。ここで、基板
に化合物半導体、例えば半絶縁性ＧａＡｓ基板等を用い
た場合には、歪によりＧａとＡ３が分極を起こし、基板
の結晶方位によってピエゾ電荷の分布が変化する。例え
ば、第７図に示すような応力がゲート電極３の端部に発
生した場合には、ピエゾ電荷の分布により、ＧａＡＳ結
晶の（０１１）方向ではプラスの電荷が多く、（０１１
）方向ではマイナスの電荷が多くなり、また、（０１０
）方向ではピエゾ１！荷は生じないことが知られている
。
一般に電界効果トランジスタではゲート長が短くなるに
従い、しきい値電圧が負側にシフトする短チヤネル効果
が見られるが、上述のようにＧａＡｓ等の化合物半導体
の結晶のように、基板にかかる応力によって生じるピエ
ゾ電荷の分布が、基板の結晶方位に依存して異なる場合
には、基板上の電界効果トランジスタのゲート電極３の
方向の違いによって短チヤネル効果が異なってくる。第
８図は電界効果トランジスタが第７図に示すような応力
をもつ場合の短チヤネル効果のゲート方向依存性を示し
たものである。図に示すように、ゲート方向が（０１０
）方向（７）ＦＥＴ”？’は、ｖｔｋの制御性やバラツ
キに関しては安定しているが、これに対し、ゲート方向
が（０１１）方向のＦＥＴでは、短チヤネル効果による
しきい値電圧Ｖｔｋのシフト量が大きくなり、また、ゲ
ート方向が〔０１１〕方向のＦＥＴではゲート長がサブ
ミクロン領域でのａＶｔｈ／？Ｌｇが大きくなってしま
う。
従い、しきい値電圧が負側にシフトする短チヤネル効果
が見られるが、上述のようにＧａＡｓ等の化合物半導体
の結晶のように、基板にかかる応力によって生じるピエ
ゾ電荷の分布が、基板の結晶方位に依存して異なる場合
には、基板上の電界効果トランジスタのゲート電極３の
方向の違いによって短チヤネル効果が異なってくる。第
８図は電界効果トランジスタが第７図に示すような応力
をもつ場合の短チヤネル効果のゲート方向依存性を示し
たものである。図に示すように、ゲート方向が（０１０
）方向（７）ＦＥＴ”？’は、ｖｔｋの制御性やバラツ
キに関しては安定しているが、これに対し、ゲート方向
が（０１１）方向のＦＥＴでは、短チヤネル効果による
しきい値電圧Ｖｔｋのシフト量が大きくなり、また、ゲ
ート方向が〔０１１〕方向のＦＥＴではゲート長がサブ
ミクロン領域でのａＶｔｈ／？Ｌｇが大きくなってしま
う。
また、このような第７図に示した電界効果トランジスタ
を用いて集積回路を構成した場合の回路図を第９図（ａ
ｌ、 （ｂ）に示す、第９図（ａ）はＤＣＦＴ、（Ｄｉ
ｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＨＴ Ｌｏｇｉｃ）回路
の構成を示す図、第９図中）は第９図（ａ）に示すＤＣ
ＦＬ回路をパターン化したパターン図を示しており、図
において、７ａ、７ｂはゲート電極配線、８ａ、８ｂ、
８ｃはオーミ７り電極配線、９はグランド配線である。
を用いて集積回路を構成した場合の回路図を第９図（ａ
ｌ、 （ｂ）に示す、第９図（ａ）はＤＣＦＴ、（Ｄｉ
ｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＨＴ Ｌｏｇｉｃ）回路
の構成を示す図、第９図中）は第９図（ａ）に示すＤＣ
ＦＬ回路をパターン化したパターン図を示しており、図
において、７ａ、７ｂはゲート電極配線、８ａ、８ｂ、
８ｃはオーミ７り電極配線、９はグランド配線である。
第９図（ｂｌに示すように、ゲート電極配線７ａに対し
て、オーミック電極配線８ａ、８ｂはそれぞれソース電
極用、ドレイン電極用として働き、また、ゲート電極配
線７ｂに対してはオーミック電極配線８ｂ、８ｃはそれ
ぞれソース電極用、ドレイン電極用として作用し、オー
ミック電極配線８ｂとゲート電極配線７ｂ、及びオーミ
ック電極配線８ａとグランド配ｖＡ９とはそれぞれワイ
ヤボンド１１ｂ、１１ａにより接続されている。このよ
うに第７図の電界効果トランジスタを用いて集積回路を
構成する場合には、トランジスタのゲート電極３直下に
発生するピエゾ電荷の結晶方位依存性により、第９図ｃ
′ｂ）に示すように半絶縁性ＧａＡｓ基板１上に形成す
るゲート電極３の方向は常に同一・方向にしなければな
らず、ゲート電極配置７ａに対してゲート電極配線７ｂ
は互いに同一方向にパターン化する必要性があり、パタ
ーンの占有領域は必ず長方形となっていた。
て、オーミック電極配線８ａ、８ｂはそれぞれソース電
極用、ドレイン電極用として働き、また、ゲート電極配
線７ｂに対してはオーミック電極配線８ｂ、８ｃはそれ
ぞれソース電極用、ドレイン電極用として作用し、オー
ミック電極配線８ｂとゲート電極配線７ｂ、及びオーミ
ック電極配線８ａとグランド配ｖＡ９とはそれぞれワイ
ヤボンド１１ｂ、１１ａにより接続されている。このよ
うに第７図の電界効果トランジスタを用いて集積回路を
構成する場合には、トランジスタのゲート電極３直下に
発生するピエゾ電荷の結晶方位依存性により、第９図ｃ
′ｂ）に示すように半絶縁性ＧａＡｓ基板１上に形成す
るゲート電極３の方向は常に同一・方向にしなければな
らず、ゲート電極配置７ａに対してゲート電極配線７ｂ
は互いに同一方向にパターン化する必要性があり、パタ
ーンの占有領域は必ず長方形となっていた。
従来の半導体装置は以上のように構成されており、ゲー
ト電極３直下に発生するピエゾ電荷の結晶方位依存性に
より以下の問題点が生ずる。即ち、■ ゲート方向が（
０１１）方向のＦＥＴを用いると、短チヤネル効果によ
るしきい値電圧Ｖ□のシフト量が大きく、ＶＬｈの制御
性が悪い。
ト電極３直下に発生するピエゾ電荷の結晶方位依存性に
より以下の問題点が生ずる。即ち、■ ゲート方向が（
０１１）方向のＦＥＴを用いると、短チヤネル効果によ
るしきい値電圧Ｖ□のシフト量が大きく、ＶＬｈの制御
性が悪い。
■ ゲート方向が（０１１）方向のＦＢＴを用いると、
ゲート長がサブミクロン領域での、ａＶｔｋ／：＞Ｌｇ
が大きくなり、Ｖいがゲート長のバラツキの影響を受は
易く、■□のバラツキ増大の原因となる。
ゲート長がサブミクロン領域での、ａＶｔｋ／：＞Ｌｇ
が大きくなり、Ｖいがゲート長のバラツキの影響を受は
易く、■□のバラツキ増大の原因となる。
＠ （０１０）方向＋７）Ｆ ＥＴを用いると、ＶＬ
ｈの制御性やバラツキに関しては改善されるが、この方
向での結晶の切断が困難なため、マスク上工夫を要し、
チップサイズが大きくなる等の歩留り低下の問題があっ
た。
ｈの制御性やバラツキに関しては改善されるが、この方
向での結晶の切断が困難なため、マスク上工夫を要し、
チップサイズが大きくなる等の歩留り低下の問題があっ
た。
このように、ゲート方向によりしきい値電圧が異なるた
め、集積回路を構成するＦＥＴはゲート方向を同一にし
なければならず、設計上自由度が小さくなり、チップ面
積の縮小に支障をきたすという問題があった。
め、集積回路を構成するＦＥＴはゲート方向を同一にし
なければならず、設計上自由度が小さくなり、チップ面
積の縮小に支障をきたすという問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、ＦＥＴのしきい値電圧を再現性、均一性よく
形成できるとともに、チップサイズの小さな集積回路を
得ることができる半導体装置及びその製造方法を提供す
ることを目的とする。
たもので、ＦＥＴのしきい値電圧を再現性、均一性よく
形成できるとともに、チップサイズの小さな集積回路を
得ることができる半導体装置及びその製造方法を提供す
ることを目的とする。
この発明に係る半導体装置は、化合物半導体基板上に形
成されたゲート電極端部において、ゲート電極端部に集
中するゲート金属の応力と、そのゲート電極を覆うよう
に基板全面に設けた絶縁膜のゲート電極端部に対する応
力とが同じレベルで互いに打ち消し合うような関係にな
るようにしたものである。
成されたゲート電極端部において、ゲート電極端部に集
中するゲート金属の応力と、そのゲート電極を覆うよう
に基板全面に設けた絶縁膜のゲート電極端部に対する応
力とが同じレベルで互いに打ち消し合うような関係にな
るようにしたものである。
また、この発明に係る半導体装置の製造方法は、化合物
半導体基板上にＷＳｔｏ、ｚ〜ＷＳｉ、、、の組成を有
するターゲットを用いてガス圧力３〜２０ ｍＴｏｒｒ
の条件でスパッタリングを行なうことにより、後にゲー
ト電極を覆うように形成する絶縁膜の応力と同じ応力を
有するタングステンシリサイドを被着させてゲート電極
を形成し、その後ゲート電極を覆うように上記の絶縁膜
を形成することを特徴とするものである。
半導体基板上にＷＳｔｏ、ｚ〜ＷＳｉ、、、の組成を有
するターゲットを用いてガス圧力３〜２０ ｍＴｏｒｒ
の条件でスパッタリングを行なうことにより、後にゲー
ト電極を覆うように形成する絶縁膜の応力と同じ応力を
有するタングステンシリサイドを被着させてゲート電極
を形成し、その後ゲート電極を覆うように上記の絶縁膜
を形成することを特徴とするものである。
この発明においては、ゲート電極端部に集中するゲート
金属の応力と、絶縁膜の応力とを互いに打ち消し合うよ
うに同じレベルにしたので、ゲート電極端部での応力集
中を解消でき、ピエゾ電荷の発生を防止でき、これによ
り電界効果トランジスタの短チヤネル効果を抑制できる
とともに、しきい値電圧のゲート方向依存性を無くすこ
とができる。さらには、しきい値電圧のゲート方向依存
性が無くなったので、集積回路を任意のゲート方向を有
する電界効果トランジスタを用いて形成することができ
る。
金属の応力と、絶縁膜の応力とを互いに打ち消し合うよ
うに同じレベルにしたので、ゲート電極端部での応力集
中を解消でき、ピエゾ電荷の発生を防止でき、これによ
り電界効果トランジスタの短チヤネル効果を抑制できる
とともに、しきい値電圧のゲート方向依存性を無くすこ
とができる。さらには、しきい値電圧のゲート方向依存
性が無くなったので、集積回路を任意のゲート方向を有
する電界効果トランジスタを用いて形成することができ
る。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体装置の断面構
造を示す図であり、電界効果トランジスタの構造は従来
例の第７図と同じであり、第７図と同一符号は同一部分
を示す、また、第５図（ａ）〜（ｄ）は第１図の半導体
装置の製造方法を示す各主要工程の断面図である。
造を示す図であり、電界効果トランジスタの構造は従来
例の第７図と同じであり、第７図と同一符号は同一部分
を示す、また、第５図（ａ）〜（ｄ）は第１図の半導体
装置の製造方法を示す各主要工程の断面図である。
次に本実施例装置の製造方法について説明する。
本製造方法では、第５図（ａ）の製造工程に入る前に、
まず、従来問題となっていたゲート電極３の端部に集中
する絶縁膜６の応力を測定する。この応力の測定方法は
第６図に示すように、半絶縁性基板ｌ上にパターンを形
成しない状態で絶縁膜６を成膜した時に基板１に生じる
反りの程度により測定する。即ち、第６図（ｂ）に示す
ように凸型の反りを生じた場合には絶縁膜６は基板１に
対して圧縮応力を有し、第６図（Ｃ）に示すように凹型
の反りを生じた場合には絶縁膜６は基板１に対して引張
り応力を有していることになる。そしてこの応力の程度
は基板の反り具合いにより判断する。また、他の応力の
測定方法としては、Ｘ線回折による応力評価という方法
がある。この方法は半絶縁性基板上に絶縁膜をバターニ
ングした場合に生じる歪をＸ線回折により測定する方法
で、）ｌの回折度のシフトの度合いにより求めることが
できるものである。
まず、従来問題となっていたゲート電極３の端部に集中
する絶縁膜６の応力を測定する。この応力の測定方法は
第６図に示すように、半絶縁性基板ｌ上にパターンを形
成しない状態で絶縁膜６を成膜した時に基板１に生じる
反りの程度により測定する。即ち、第６図（ｂ）に示す
ように凸型の反りを生じた場合には絶縁膜６は基板１に
対して圧縮応力を有し、第６図（Ｃ）に示すように凹型
の反りを生じた場合には絶縁膜６は基板１に対して引張
り応力を有していることになる。そしてこの応力の程度
は基板の反り具合いにより判断する。また、他の応力の
測定方法としては、Ｘ線回折による応力評価という方法
がある。この方法は半絶縁性基板上に絶縁膜をバターニ
ングした場合に生じる歪をＸ線回折により測定する方法
で、）ｌの回折度のシフトの度合いにより求めることが
できるものである。
以上のような方法により後の工程で成膜する絶縁膜６の
応力を予め測定した後、第５図（ａ）に示すように、半
絶縁性基板１中に３１＋イオンを５０ＫｅＶ、 １．５
Ｘ１０”ｃｍ−”の条件で注入し、アニールを施して層
厚６００〜１０００人に活性層２を形成し、ゲート電極
３形成の為にＷＳ ｉ、 （ｘ＝０．２〜０．８）を
基板全面にスパッタリングにより３０００人程度被着さ
せ、その後写真製版により１〜０．５μｍの所望のゲー
ト長を有するゲート電極３を形成する。
応力を予め測定した後、第５図（ａ）に示すように、半
絶縁性基板１中に３１＋イオンを５０ＫｅＶ、 １．５
Ｘ１０”ｃｍ−”の条件で注入し、アニールを施して層
厚６００〜１０００人に活性層２を形成し、ゲート電極
３形成の為にＷＳ ｉ、 （ｘ＝０．２〜０．８）を
基板全面にスパッタリングにより３０００人程度被着さ
せ、その後写真製版により１〜０．５μｍの所望のゲー
ト長を有するゲート電極３を形成する。
ここで、特にＷＳｉ、３を被着させる工程において、Ｗ
Ｓｉ、、、のターゲットを用いて印加電力４５０Ｗ、ス
パッタ圧力３〜２０ ｍＴｏｒｒの範囲の条件で被着さ
せたアニール後のＷＳｉ、１３の応力はスパッタガス依
存性により第３図に示すように＋４、 ５ Ｘ １０’
ｄｙｒ＋／ｃｍ” （圧縮応力）〜−６Ｘ１０ ”
ｄｙｎ／ｃｍ” （引張り応力）の範囲内で変化す
ることが判っている。そこで、第１図に示すように絶縁
膜６が例えば＋２． ５ Ｘ １０” ｄｙｎ／ｃｍ”
（＝Ｆｌ）の圧縮応力を有する場合には、ＷＳｉ、
。。
Ｓｉ、、、のターゲットを用いて印加電力４５０Ｗ、ス
パッタ圧力３〜２０ ｍＴｏｒｒの範囲の条件で被着さ
せたアニール後のＷＳｉ、１３の応力はスパッタガス依
存性により第３図に示すように＋４、 ５ Ｘ １０’
ｄｙｒ＋／ｃｍ” （圧縮応力）〜−６Ｘ１０ ”
ｄｙｎ／ｃｍ” （引張り応力）の範囲内で変化す
ることが判っている。そこで、第１図に示すように絶縁
膜６が例えば＋２． ５ Ｘ １０” ｄｙｎ／ｃｍ”
（＝Ｆｌ）の圧縮応力を有する場合には、ＷＳｉ、
。。
のターゲットを用い、印加電力４５０Ｗ、圧力５ｍ Ｔ
ｏｒｒの条件でＡｒガス雰囲気中でスパッタリングし、
＋ ２． ５ Ｘ １０” ｄｙｎ／ｃｍ”の圧縮応力
Ｆ２を有するＷＳｉＸ３を形成するようにする。
ｏｒｒの条件でＡｒガス雰囲気中でスパッタリングし、
＋ ２． ５ Ｘ １０” ｄｙｎ／ｃｍ”の圧縮応力
Ｆ２を有するＷＳｉＸ３を形成するようにする。
次に、第５図（ｂ）に示すようにゲート電極３をマスク
とし、半絶縁性基板１中にＳｉ゛イオンを６０ＫｅＶ、
ＩＸＩＯ１３ｃｍ−”（７）条件で注入し、アニール
ヲ施して高濃度拡散層４ａ、４ｂを形成する。
とし、半絶縁性基板１中にＳｉ゛イオンを６０ＫｅＶ、
ＩＸＩＯ１３ｃｍ−”（７）条件で注入し、アニール
ヲ施して高濃度拡散層４ａ、４ｂを形成する。
そして、第５図（ｃ）に示すように高濃度拡散層４ａ、
４ｂ上にそれぞれ層厚２０００人程度被着 ｉ Ａ ｕ
／’ Ａ ｕ Ｇ ｅよりなるオーミック電極５ａ、５
ｂを形成し、その後、第５図（ｄ＋に示すように基板全
面に、上述のように予め応力Ｆ、を測定した５ｉＯＮ、
Ｓｌｏｗ 、ＳｉＮ等からなる絶縁膜（本実施例では＋
２． ５ Ｘ １０” ｄｙｒｉ／ｃａｎ”の圧縮応力
を有する絶縁膜）６を５０００〜６０００ Ａ程度成膜
して本実施例装置を完成する。
４ｂ上にそれぞれ層厚２０００人程度被着 ｉ Ａ ｕ
／’ Ａ ｕ Ｇ ｅよりなるオーミック電極５ａ、５
ｂを形成し、その後、第５図（ｄ＋に示すように基板全
面に、上述のように予め応力Ｆ、を測定した５ｉＯＮ、
Ｓｌｏｗ 、ＳｉＮ等からなる絶縁膜（本実施例では＋
２． ５ Ｘ １０” ｄｙｒｉ／ｃａｎ”の圧縮応力
を有する絶縁膜）６を５０００〜６０００ Ａ程度成膜
して本実施例装置を完成する。
このような本製造方法によれば、ゲート電極３の形成時
にＷＳｌ、のスバフタガス圧を制御してＷＳｉ、３の応
力を調節し、ゲート電極端部に集中するＷ Ｓ １１１
３の応力Ｆ、と絶縁膜６の応力Ｆ、とを等しくし、相互
に打ち消し合うようにしたので、第２図に示すような短
チヤネル効果のゲート方向依存性のない電界効果トラン
ジスタを得ることができる。
にＷＳｌ、のスバフタガス圧を制御してＷＳｉ、３の応
力を調節し、ゲート電極端部に集中するＷ Ｓ １１１
３の応力Ｆ、と絶縁膜６の応力Ｆ、とを等しくし、相互
に打ち消し合うようにしたので、第２図に示すような短
チヤネル効果のゲート方向依存性のない電界効果トラン
ジスタを得ることができる。
さらに、この電界効果トランジスタを用いて第４図（ａ
）の回路を集積回路にて構成した本発明の第２の実施例
のパターン図の一例を第４図（ｂ）に示す。
）の回路を集積回路にて構成した本発明の第２の実施例
のパターン図の一例を第４図（ｂ）に示す。
図において、第９図（ｂ）と同一符号は同一部分を示す
ものとする。上記ＦＥＴを用いて第４図（ａ）のＤＣＦ
［、回路をパターン化する場合、ＦＥＴの短チヤネル効
果にゲート方向依存性がない為、ゲート方向を任意に選
択できるようになり、例えば第４図（′ｂ）に示すよう
に、ゲート電極配線７ａとゲート電極配線７ｂとを直交
させて配置することができる。
ものとする。上記ＦＥＴを用いて第４図（ａ）のＤＣＦ
［、回路をパターン化する場合、ＦＥＴの短チヤネル効
果にゲート方向依存性がない為、ゲート方向を任意に選
択できるようになり、例えば第４図（′ｂ）に示すよう
に、ゲート電極配線７ａとゲート電極配線７ｂとを直交
させて配置することができる。
このように本実施例にかかる半導体装置によれば、ゲー
ト電極端部に集中するゲムト金属と１色縁膜の応力を、
同じレベルで相互に打ち消すような関係にしたので、Ｆ
ＥＴの短チヤネル効果を抑制できるとともに、しきい値
電圧のゲート方向依存性を無くすことができ、集積回路
を形成する際にパターン配置の自由度を大幅に向上でき
、集積化が極めて容易となる。
ト電極端部に集中するゲムト金属と１色縁膜の応力を、
同じレベルで相互に打ち消すような関係にしたので、Ｆ
ＥＴの短チヤネル効果を抑制できるとともに、しきい値
電圧のゲート方向依存性を無くすことができ、集積回路
を形成する際にパターン配置の自由度を大幅に向上でき
、集積化が極めて容易となる。
なお、上記実施例では化合物半導体としてＧａＡｓ基板
１を用いたが、これはＩｎＰあるいは■ｎＡｓ等の他の
■−■族化合物半導体基板を用いてもよく、さらにはｎ
−ｖｔ族の化合物半導体基板を用いるようにしてもよい
。
１を用いたが、これはＩｎＰあるいは■ｎＡｓ等の他の
■−■族化合物半導体基板を用いてもよく、さらにはｎ
−ｖｔ族の化合物半導体基板を用いるようにしてもよい
。
以上のようにこの発明によれば、ゲート電極端部に集中
するゲート金属と絶縁膜の応力を同じレベルにし、互い
に打ち消し合うようにしたので、ＦＥＴの短チヤネル効
果を抑制でき、しきい値電圧のバラツキを低減できる。
するゲート金属と絶縁膜の応力を同じレベルにし、互い
に打ち消し合うようにしたので、ＦＥＴの短チヤネル効
果を抑制でき、しきい値電圧のバラツキを低減できる。
さらに、しきい値電圧のゲート方向依存性を無くすこと
ができるので、集積回路のパターンを描く場合、任意の
ゲート方向を用いることが可能で、設計の自由度が向上
し、チップの縮小化が可能となる効果がある。
ができるので、集積回路のパターンを描く場合、任意の
ゲート方向を用いることが可能で、設計の自由度が向上
し、チップの縮小化が可能となる効果がある。
第１図はこの発明の一実施例よる半導体装置を示す断面
図、第２図は本発明のよる半導体装置の短チヤネル効果
のゲート方向依存性を示す図、第３図はタングステンシ
リサイドの応力のスパッタガス圧依存性を示す図、第４
図（ａ）、 （ｂ）はそれぞれＤＣＦＬ回路図、及び本
発明の一実施例による半導体装置を用いてパターン化し
たＤＣＦＬ回路のパターン図、第５図（ａ）〜（ｄ）は
本発明の一実施例による半導体装置の製造方法を示す各
主要工程の断面図、第６図は絶縁膜の応力測定方法を説
明するための図、第７図は従来の半導体装置を示す断面
側面図、第８図は従来の半導体装置の短チヤネル効果の
ゲート方向依存性を示す図、第９図（ａ）、 （ｂ）は
それぞれＤＣＦＬの回路図、及び従来の半導体装置を用
いてパターン化したＤＣＦＬ回路のパターン図、第１０
図は半絶縁性ＧａＡｓ基板に形成した絶縁膜の応力によ
り基板内に発生したピエゾ電荷の分布を示す図である。 図において、１は半絶縁性ＧａＡｓ基板、２は活性層、
３はゲート電極、４ａ、４ｂは高濃度ドーピング層、５
ａ、５ｂはオーミック電極、６は絶縁膜、７ａ、７ｂは
ゲート電極配線、８ａ、８ｂはオーミック電極配線、９
はグランド配線、１０は半絶縁性ＧａＡｓ基板、１１ａ
、１１ｂはワイヤボンド、１３はゲート電極、１５ａ、
１６ｂは絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。 第３図
図、第２図は本発明のよる半導体装置の短チヤネル効果
のゲート方向依存性を示す図、第３図はタングステンシ
リサイドの応力のスパッタガス圧依存性を示す図、第４
図（ａ）、 （ｂ）はそれぞれＤＣＦＬ回路図、及び本
発明の一実施例による半導体装置を用いてパターン化し
たＤＣＦＬ回路のパターン図、第５図（ａ）〜（ｄ）は
本発明の一実施例による半導体装置の製造方法を示す各
主要工程の断面図、第６図は絶縁膜の応力測定方法を説
明するための図、第７図は従来の半導体装置を示す断面
側面図、第８図は従来の半導体装置の短チヤネル効果の
ゲート方向依存性を示す図、第９図（ａ）、 （ｂ）は
それぞれＤＣＦＬの回路図、及び従来の半導体装置を用
いてパターン化したＤＣＦＬ回路のパターン図、第１０
図は半絶縁性ＧａＡｓ基板に形成した絶縁膜の応力によ
り基板内に発生したピエゾ電荷の分布を示す図である。 図において、１は半絶縁性ＧａＡｓ基板、２は活性層、
３はゲート電極、４ａ、４ｂは高濃度ドーピング層、５
ａ、５ｂはオーミック電極、６は絶縁膜、７ａ、７ｂは
ゲート電極配線、８ａ、８ｂはオーミック電極配線、９
はグランド配線、１０は半絶縁性ＧａＡｓ基板、１１ａ
、１１ｂはワイヤボンド、１３はゲート電極、１５ａ、
１６ｂは絶縁膜である。 なお図中同一符号は同−又は相当部分を示す。 第３図
Claims (4)
- （１）化合物半導体基板上に、ゲート電極と該ゲート電
極を覆うように形成した絶縁膜とを有する半導体装置に
おいて、 上記ゲート電極端部に集中するゲート金属の応力と上記
絶縁膜の応力とが互いに打ち消し合うような方向及び大
きさを有することを特徴とする半導体装置。 - （２）化合物半導体基板上に、ゲート電極と該ゲート電
極を覆うように形成した絶縁膜とを有する電界効果トラ
ンジスタを含む半導体装置であって、上記電界効果トラ
ンジスタを、２個以上ゲート方向を異ならせて配置した
ことを特徴とする半導体装置。 - （３）化合物半導体基板上に、ゲート電極と該ゲート電
極を覆うように形成した絶縁膜とを有する半導体装置の
製造方法において、 上記化合物半導体基板上にＷＳｉ＿０＿．＿２〜ＷＳｉ
＿０＿．＿６の組成を有するターゲットを用いてガス圧
力３〜２０ｍＴｏｒｒの条件でスパッタリングを行なう
ことにより、後に形成する上記絶縁膜の応力と同じ応力
を有するタングステンシリサイドを被着させてゲート電
極を形成し、その後、該ゲート電極を覆うように上記絶
縁膜を形成することを特徴とする半導体装置の製造方法
。 - （４）化合物半導体基板上に電界効果トランジスタを有
する半導体装置の製造方法において、上記化合物半導体
基板上に活性層を形成する工程と、 該活性層上に、ＷＳｉ＿０＿．＿２〜ＷＳｉ＿０＿．＿
６の組成を有するターゲットを用いてガス圧力３〜２０
ｍＴｏｒｒの条件でスパッタリングを行なうことにより
、後に上記電界効果トランジスタ上部に形成する絶縁膜
の応力と同じ応力を有するタングステンシリサイドを被
着させ、エッチングにより加工して所望のゲート電極を
形成する工程と、 該ゲート電極をマスクとしてイオン注入法により高濃度
ドーピング層を形成するとともに、該高濃度ドーピング
層上にオーミック電極を形成する工程と、 上記ゲート電極を覆うように基板全面に上記絶縁膜を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079254A JPH02257618A (ja) | 1989-03-29 | 1989-03-29 | 半導体装置及びその製造方法 |
| GB8926740A GB2230898B (en) | 1989-03-29 | 1989-11-27 | A semiconductor device and a production method thereof |
| FR8916810A FR2645347A1 (fr) | 1989-03-29 | 1989-12-19 | Dispositif a semi-conducteurs comportant une electrode de grille recouverte par une couche d'isolation et procedes de fabrication de ceux-ci |
| US07/625,798 US5341015A (en) | 1989-03-29 | 1990-12-11 | Semiconductor device with reduced stress on gate electrode |
| US08/262,842 US5448096A (en) | 1989-03-29 | 1994-06-21 | Semiconductor device with reduced stress applied to gate electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1079254A JPH02257618A (ja) | 1989-03-29 | 1989-03-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02257618A true JPH02257618A (ja) | 1990-10-18 |
Family
ID=13684718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1079254A Pending JPH02257618A (ja) | 1989-03-29 | 1989-03-29 | 半導体装置及びその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5341015A (ja) |
| JP (1) | JPH02257618A (ja) |
| FR (1) | FR2645347A1 (ja) |
| GB (1) | GB2230898B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5698888A (en) * | 1995-04-24 | 1997-12-16 | Nec Corporation | Compound semiconductor field effect transistor free from piezoelectric effects regardless of orientation of gate electrode |
| US6075262A (en) * | 1995-09-21 | 2000-06-13 | Fujitsu Limited | Semiconductor device having T-shaped gate electrode |
| US6403240B1 (en) | 1996-05-20 | 2002-06-11 | Hitachi, Ltd. | Magnetic recording media and magnetic recording system using the same |
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| DE69517158T2 (de) | 1994-11-30 | 2001-01-25 | Micron Technology, Inc. | Verfahren zum auftragen von wolframnitrid unter verwendung eines silicium enthaltenden gases |
| JP3586031B2 (ja) * | 1996-03-27 | 2004-11-10 | 株式会社東芝 | サセプタおよび熱処理装置および熱処理方法 |
| TW564471B (en) | 2001-07-16 | 2003-12-01 | Semiconductor Energy Lab | Semiconductor device and peeling off method and method of manufacturing semiconductor device |
| JP2003109773A (ja) * | 2001-07-27 | 2003-04-11 | Semiconductor Energy Lab Co Ltd | 発光装置、半導体装置およびそれらの作製方法 |
| JP5057619B2 (ja) | 2001-08-01 | 2012-10-24 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| TW554398B (en) * | 2001-08-10 | 2003-09-21 | Semiconductor Energy Lab | Method of peeling off and method of manufacturing semiconductor device |
| TW558743B (en) | 2001-08-22 | 2003-10-21 | Semiconductor Energy Lab | Peeling method and method of manufacturing semiconductor device |
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| KR102309244B1 (ko) | 2013-02-20 | 2021-10-05 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| WO2015087192A1 (en) | 2013-12-12 | 2015-06-18 | Semiconductor Energy Laboratory Co., Ltd. | Peeling method and peeling apparatus |
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| JPS63248136A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体装置 |
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| DE3581159D1 (de) * | 1984-10-08 | 1991-02-07 | Fujitsu Ltd | Halbleiteranordnung mit integrierter schaltung. |
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| JP2562840B2 (ja) * | 1988-08-01 | 1996-12-11 | 富士通株式会社 | 電界効果トランジスタ |
-
1989
- 1989-03-29 JP JP1079254A patent/JPH02257618A/ja active Pending
- 1989-11-27 GB GB8926740A patent/GB2230898B/en not_active Expired - Fee Related
- 1989-12-19 FR FR8916810A patent/FR2645347A1/fr active Granted
-
1990
- 1990-12-11 US US07/625,798 patent/US5341015A/en not_active Expired - Fee Related
-
1994
- 1994-06-21 US US08/262,842 patent/US5448096A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5341015A (en) | 1994-08-23 |
| GB2230898A (en) | 1990-10-31 |
| GB2230898B (en) | 1993-03-17 |
| GB8926740D0 (en) | 1990-01-17 |
| FR2645347B1 (ja) | 1995-03-10 |
| FR2645347A1 (fr) | 1990-10-05 |
| US5448096A (en) | 1995-09-05 |
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