JPH0225934A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は高度なパイプライン処理機構により高い処理
能力を実現したデータ処理装置に関するものである。

（従来の技術） 従来の技術として特願昭６２−１４５８５２に示すスタ
ックポインタの回路がある。

第３３図は従来のスタックポインタ計算部のブロック図
である。従来例に示すデータ処理装置は、パイプライン
処理により命令の実行を行い、命令フェッチステージ（
ＩＦステージ）、命令デコードステージ（Ｄステージ）
、オペランドアドレス計算ステージ（Ａステージ）、オ
ペランドフェッチステージ（Ｆステージ）、実行ステー
ジ（Ｅステージ）の順に処理される。　６１はアドレス
計算ステージで管理されているステージスタックポイン
タ（ＡＳＰ）、６２はＡＳＰ出力ラッチ、６３はオペラ
ンドフェッチステージで管理されているステージスタッ
クポインタ（ＦＳＰ）、６４はＦＳＰ出力ラッチ、６５
は実行ステージで管理されているステージスタックポイ
ンタ（Ｃ５Ｐ）、６６．６７．６８はソフトウェアから
見たレベルのスタックポインタ（ＳＰＩ、　ＳＰＯ，５
ＰＩ）である。

第３４図はスタックブツシュを含む命令、例えばレジス
タの値をスタックトップ（スタックポインタの値をデク
リメントした値が指すところ）に書き込むＭＯＶ命令（
ＭＯＶ：Ｒｎ　−＞　１ｉｌ−５Ｐ　　Ｒｎはｎ番のレ
ジスタを表し、ａ−ｓｐはスタックポインタをデクリメ
ントした値が指すアドレスを示す）を実行した場合の各
ステージのスタックポインタの動作を示すフローチャー
トである。命令実行前のＡＳｌ’６１の値を１ｎｉｔＳ
Ｐとし、この命令の直前の命令終了時のスタックポイン
タ値と整合がとれていることとする。

まずこの命令はソースがレジスタであるので、Ａステー
ジではレジスタ指定信号を次のステージＦステージに送
る。ＡＳＰ６１の値はデクリメントしく１ｎｉｔｓＰ−
４）とし、命令の流れと同期してデクリメントされたＡ
ＳＰ６１の値（ｉｎｉｔｓＰ−４）はＰＳＰ６３　ヘ転
送される。

Ｆステージではレジスタ指定信号を受けてレジスタアク
セス信号を次のＥステージに送る。命令がＥステージに
達するとき、同時にＦＳＰ６３の値（ｉｒｉｉｔｓＰ−
４）もＥステージのＣ５Ｐ６５に送られる。

ＥステージではＣ３Ｐ６５の値（ｉｎｆｔｓＰ−４）を
デスティネーションアドレスとして命令を実行する。つ
まり、指定されたレジスタ、の値をデータレジスタに書
き込み、Ｃ３Ｐ６１の値をアドレスレジスタに書き込み
、アドレスレジスタの示すアドレスにデータレジスタの
値をストアする。

また、５Ｐ１６６．５ＰＯ６７，５Ｐ１６Ｂに関して、
命令実行中はこれらのスタックポインタには前の値を保
っておき、各命令の処理の最後にＣＳｌ’６５の値をソ
フトウェアからみたレベルのスタックポインタ（ＳＰＩ
、ＳＰＯ、，５ＰＩ）の１つに設定する。

第３５図はスタックポインタを汎用レジスタと見てデー
タをロードする命令の場合である（ＭＯＶ　：“１００
”−＞　ＳＰ″１００”は即値、ＳＰはスタックポイン
タ）。

Ａステージでは即値“１００”が次のＦステージへ送ら
れる。ＡＳＰ６１は変化しないでＦＳＰ６３に転送され
る。

この命令ではＡステージのスタックポインタ（ＡＳＰ６
１）の値は、命令が終了しスタックポインタに値が書き
込まれるまでは前の値を保ったままなので、後の命令が
スタックポインタを参照する命令の場合（スタックポイ
ンタに関するコンフリクトを生じている場合）に、ＡＳ
Ｐ６１を参照してアドレス計算を行ってしまうと誤った
値が生成されることになる。そのため、命令が終了して
スタックポインタの値が書き換わってしまうまではスタ
ックポインタの書き込み予約を行っておき、後の命令が
スタックポインタを参照する場合は、この書き込み予約
が解除されるまではＡステージでアドレス計算を行わず
に待っている。そして書き込み予約が解除されてからＡ
ステージでのアドレス計算を始める。

Ｆステージでは即値“１００”を受は取ってそのまま“
１００”を次のＥステージに送る。

ＦＳＰ６３はＣ５Ｐ６５に転送される。

Ｅステージでは、データ“１００”は口０バス８５を通
してＡＳＰ６１　、　Ｃ３Ｐ６５に同時に書き込まれる
。

この命令の後の命令がスタックポインタを参照する場合
は、Ａステージでのリソースであるスタックポインタ（
ＡＳＰ６１）がまだ書き換わっておらず、スタックポイ
ンタを参照するわけにはいかないので、アドレス計算を
行わすＡステージで待っている。そして書き込み予約が
解除になって、アドレス計算を開始した時点で正しい値
がＡＳＰ６１には入っているため、この命令がＥステー
ジに到達したときは正しいスタックポインタの値を伴っ
ており、その値が５Ｐ１６６．５ＰＯ６７，５Ｐ１６Ｂ
のいずれかに書き込まれる。

しかし後の命令がスタックポインタを使用しない場合は
、スタックポインタの書き込み予約が行われていても、
Ａステージでアドレス計算を行わずに待っている必要は
ない。そのため先の命令がＥステージで処理されＡＳＰ
６１が書き換わった時点では、すでにアドレス計算ステ
ージまたはオペランドフェッチステージでの処理を終了
している場合がある。そうするとこの命令は正しくない
スタックポインタの値を伴って実行ステージに到達する
ことになり、誤った値がＣ３Ｐ６５に転送され、命令終
了時に誤った値がＳＰ！６６．５ＰＯ６７，５Ｐ１６８
のいずれかに書き込まれてしまう。

そこでこれを回避するためには、Ｅステージでスタック
ポインタの値が書き換えられる場合、各命令が処理され
ているステージのステージスタックポインタが必ずその
命令に付随する値を示すように、すべてのステージスタ
ックポインタと各スタックポインタ出力ラッチに同時に
値をいれるか、あるいは、スタックポインタの書き込み
予約が行なわれている場合には次の命令が必ずアドレス
計算ステージで止まるようにしておき、ＡＳＰ６１の値
が書き換わってから次の命令はＡステージ３３での処理
を開始する必要がある。

〔発明が解決しようとする課題〕

以上のように従来のバイブライン処理中でのスタックポ
インタの処理では、実行ステージにおいてスタックポイ
ンタの値を更新した場合に、その次の命令実行時に実行
ステージのステージスタックポインタの値をその命令に
付随した正しい値とするために、すべてのステージスタ
ックポインタとステージスタックポインタ出力ラッチに
値を書き込むか、次の命令を必ずアドレス計算ステージ
で止めておかなければならないという問題点があった。

この発明は上記の問題点を解決するためになされたもの
で、少ないハードウェアで、かつ実行ステージでスタッ
クポインタの値を書き換える命令の次の命令が、スタッ
クポインタに関するコンフリクトを起こさないときも、
アドレス計算ステージでその命令を止めることなく正し
くスタックポインタの管理をするデータ処理装置を得る
ことを目的とする。

〔課題を解決するための手段〕

この発明にかかるデータ処理装置は、バイブライン中の
アドレス計算ステージに作業用のステージスタックポイ
ンタを備え、アドレス計算ステージで管理されているス
タックポインタをアドレス計算ステージで更新したとき
のみ更新された値を実行ステージが管理しているスタッ
クポインタに転送するようにした。

〔作用〕

この発明におけるデータ処理装置は、アドレス計算ステ
ージでのアドレス演算時に、このステージのステージス
タックポインタ（ＡＳＰ）を更新した場合のみ、バイブ
ライン中の命令の流れと同期してスタックポインタの値
を実行ステージが管理しているスタックポインタに転送
する。

［発明の実施例］ 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「本発明のデータ処理装置の命令フォーマット」
本発明のデータ処理装置の命令は１６ビツト単位で可変
長となっており、奇数バイト長の命令は使用しない。

本発明のデータ処理装置では高頻度命令を短いフォーマ
ットとする目的で特に工夫された命令フォーマット体系
を存する。例えば、２オペランド命令に関しては基本的
に“４ハイド＋拡張部”の構成を有して総てのアドレッ
シングモードが利用可能な一般形フオーマットと、使用
頻度の高い命令及びアドレッシングモードのみが使用可
能な短藩宿形フォーマットの２つのフォーマットとがあ
る。

本発明のデータ処理装置の命令フォーマット中に現われ
る記号の意味は次の通りである。

−：オペレーションコードが入ル部分 ＃：リテラルまたは即値が入る部分 Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎ：レジスタ上のオペランドをレジスタ番号で指定す
る部分 フォーマットは、第３図に示す如く右側がＬＳＢ側で且
つ高いアドレスになっている。アドレスＮとアドレスＮ
＋１の２ハイドを見ないと命令フォーマットが判別でき
ないようになっているが、これは前述の如く、命令が必
ず１６ビツト（２ハイド）単位でフェッチ及びデコード
されることを前提としているためである。

本発明のデータ処理装置では、いずれのフォーマットの
場合も、各オペランドのＥａまたはｓｈの拡張部は必ず
そのＥａまたはｓｈの基本部を含むハーフワードの直後
に位置される。これは、命令により暗黙に指定される即
値データあるいは命令の拡張部に優先する。従って、４
ハイド以上の命令では、Ｅａの拡張部によって命令のオ
ペレーションコードが分断される場合がある。

また後述する如く、多段間接モードによってＥａの拡張
部に更に拡張部が付く場合にも、次の命令オペレーショ
ンコードよりもそちらの方が優先される。例えば、第１
ハーフワードにＥａｌを含み、第２ハーフワードにＥａ
２を含み、第３ハーフワードまである６バイト命令の場
合を考える。Ｅａｌに多段間接モードを使用したため、
普通の拡張部の他に多段間接モードの拡張部も付くもの
とすると、実際の命令ビットパターンは、命令の第１ハ
ーフワード（Ｅａｌの基本部を含む）ｔ　Ｅａｔの拡張
部、Ｅａｌの多段間接モード拡張部、命令の第２ハーフ
ワード（Ｅａ２の基本部を含む）、　ＥａＬの拡張部、
命令の第３ハーフワードの順となる。

（１，１）　ｒ短縮形２オペランド命令」第４図から第
７図は２オペランド命令の短縮形フォーマットを示す模
式図である。

第４図はメモリーレジスタ間演算命令のフォーマットを
示す模式図である。このフォーマットには、ソースオペ
ランド側がメモリとなるＬ−ｆｏｒｍａ　ｔと、デステ
ィネーションオペランド側がメモリとなるＳ−ｆｏｒｍ
ａｔとがある。

Ｌ−ｆｏｒｍａｔでは、Ｓｈはソースオペランドの指定
フィールドを、Ｒｎはデスティネーションオペラントの
レジスタの指定フィールドを、ＲＲはｓｈのオペランド
サイズの指定をそれぞれ表す。レジスタ上に位置された
デスティネーションオペランドのサイズは３２ビツトに
固定されている。レジスタ側とメモリ側とのサイズが異
なり、ソース側のサイズが小さい場合に符号拡張が行な
われる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティ不一ションオベ
ランドの指定フィールドを、Ｒｎはソースオペランドの
レジスタ指定フィールドを、ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す。レジスタ上に位置されたソ
ースオペランドのサイズは３２ビツトに固定されている
。レジスタ側とメモリ側とのサイズが異なり、ソース側
のサイズが大きい場合にオーバフローした部分の切捨て
とオーバフローチエツクが行なわれる。

第５図はレジスターレジスタ間演算命令のフォーマツ）
　（Ｒ−ｆｏｒｍａｔ）を示す模式図である。Ｒｎはデ
スティネーションレジスタの指定フィールド、Ｒｍはソ
ースレジスタの指定フィールドである。オペランドサイ
ズは３２ビツトのみである。

第６図はリテラル−メモリ間演算命令のフォーマット（
Ｑ−ｆｏｒｍａｔ）を示す模式図である。問はディステ
ィネーションオペランドサイズの指定フィールド、＃＃
＃はリテラルによるソースオペランドの指定フィールド
、ｓｈはデスティネーションオペランドの指定フィール
ートである。

第７図は即値−メモリ間演算命令のフォーマツ）　（１
４ｏｒｍａｔ）を示す模式図である。財はオペランドサ
イズの指定フィールド（ソース、ディスティネーション
で共通）　、ｓｈはデスティネーションオペランドの指
定フィールドである。Ｉ−ｆｏｒｍａｔの即値のサイズ
はデスティネーション側のオペランドのサイズと共通に
８．１６．３２ビツトとなり、ゼロ拡張及び符号拡張は
行なわれない。

（１，２）　ｒ−船形１オペランド命令」第８図は１オ
ペランド命令の一膜形フオーマット（Ｇｌ−ｆｏｒｍａ
ｔ）を示す模式図である。財はオペランドサイズの指定
フィールドである。一部のＧｌ−ｆｏｒｍａｔ命令では
、Ｅａの拡張部以外にも拡張部がある。また、■を使用
しない命令もある。

（１，３）　ｒ−船形２オペランド命令」第９図から第
１１図は２オペランド命令の一般形フオーマットを示す
模式図である。このフォーマットに含まれるのは、８ビ
ツトで指定する一般形アドレッシングモードのオペラン
ドが最大２つ存在する命令である。オペランドの総数自
体は３つ以上になる場合がある。

第９図は第１オペランドがメモリ読み出しを必要とする
命令のフォーマント（Ｇ−ｆｏｒｍａｔ）を示す模式図
である。Ｅａ旧よデスティネーションオペランドの指定
フィールド、財はデスティネーションオペランドサイズ
の指定フィールド、ＥａＲはソースオペランド指定フィ
ールド、Ｒ１？はソースオペランドサイズの指定フィー
ルドである。一部のＧ−ｆｏｒｎ＋ａｔ命令では、Ｅａ
Ｍあるいは［ｉａＲの拡張部以外にも拡張部がある。

第１０図は第１オペランドが８ビツト即値の命令のフォ
ーマット（Ｅ−ｆｏｒｍａｔ）を示す模式図である。

ＥａＭ　Ｌよデスティネーションオペランドの指定フィ
ールド、財はデスティネーションオペランドサイズの指
定フィールド、■・・・はソースオペランド値である。

Ｅ−ｆｏｒｍａｔとＩ−ｆｏｒｍａｔとは機能的には類
似しているが、考え方の点では大きく違っている。具体
的には、Ｅ−ｆｏｒｍａｔはあくまでも２オペランド−
船形（Ｇ　−ｆ　ｏｒｍａ　ｔ）の派生形であり、ソー
スオペランドのサイズが８ビツト固定、ディスティネー
ションオペランドのサイズが８　／１６／３２ビットか
らの選択となっている。つまり、Ｅ−ｆｏｒｍａｔは異
種サイズ間の演算を前提とし、デスティネーションオペ
ランドのサイズに合わせて８ビツトのソースオペランド
がゼロ拡張または符号拡張される。一方、Ｉ−ｆｏｒｍ
は、特に転送命令及び比較命令で頻度の多い即値のパタ
ーンを短縮形にしたものであり、ソースオペランドとデ
ィスティネーションオペランドのサイズが等しい。

第１１図は、第１オペランドがアドレス計算のみの命令
のフォーマツ）　（ＧＡ−ｆｏｒｍａｔ）を示す模式図
である。Ｅａ−はデスティネーションオペランドの指定
フィールド、四はデスティネーションオペランドサイズ
の指定フィールド、Ｅａ八はソースオペランドの指定フ
ィールドである。ソースオペランドとしては実行アドレ
スの計算結果自体が使用される。

第１２図は、ショートブランチ命令のフォーマットを示
す模式図である。ｃｃｃｃはブランチ条件指定フィール
ド、ｄｉｓｐ：８はジャンプ先との変位指定フィールド
であり、本発明のデータ処理装置では８ピントで変位を
指定する場合には、ビットパターンでの指定値を２倍し
て変位値とする。

（１，４）　ｒアドレッシングモード」本発明のデータ
処理装置のアドレッシングモード指定方法には、レジス
タを含めて６ビツトで指定する短縮形と、８ピントで指
定する一般形とがある。

未定義のアドレッシングモードが指定された場合、ある
いは意味的に考えて明らかに不適当なアトレンジングモ
ードの組み合わせが指定された場合には、未定義命令が
実行された場合同様に予約命令例外が発生され、例外処
理が起動される。

これに８亥当するのは、デスティネーションが即値モー
ドの場合、アドレス計算を伴うべきアドレッシングモー
ド指定フィールドで即値モードを使用した場合等である
。

フォマットの図中で使われる記号の意味は次の通りであ
る。

Ｒｎ：レジスタ指定 ｍｅｍ　ＥＡ　：　ＥＡで示されるアドレスのメモリ内
容（Ｓｈ）　　：６ビツトの短縮形アドレッシングモー
ドでの指定方法 （Ｅａ）　　：８ビツトの一般形アドレッシングモード
での指定方法 フォーマットの図において破線にて囲繞された部分は拡
張部を示す。

（１，４，１）　　ｒ基本アドレッシングモード」本発
明のデータ処理装置は様々なアドレッシングモードをサ
ポートする。それらの内、本発明のデータ処理装置でサ
ポートする基本アドレッシングモードには、レジスタ直
接モード、レジスタ間接モード、レジスタ相対間接モー
ド、即値モード、絶対モード、ＰＣ（プログラムカウン
タ）、相対間接モード、スタックポツプモード及びスタ
ックブツシュモードがある。

レジスタ直接モードはレジスタの内容をそのままオペラ
ンドとする。フォーマットの模式図を第１３図に示す。

Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードはレジスタの内容をアドレスとする
メモリの内容をオペランドとする。フォーマットの模式
図を第１４図に示す、Ｒｎは汎用レジスタの番号を示す
。

レジスタ相対間接モードはディスプレースメント値が１
６ビツトであるか３２ビツトであるかにより２種類があ
る。それぞれ、レジスタの内容に１６ビツトまたは３２
ビツトのディスプレースメント値を加えた値をアドレス
とするメモリの内容をオペランドとする。フォーマット
の模式図を第１５図に示す。Ｒｎは汎用レジスタの番号
を示ず。ｄｉｓｐ：１６とｄｉｓｐ　：　３２とはそれ
ぞれ各々１６ビツトのディスプレースメント値または３
２ビツトのディスプレースメント値を示す、ディスプレ
ースメント値は符号付きとして扱う。

即値モードは命令コード中で指定されるビットパターン
をそのまま２進数と見なしてオペランドとする。フォー
マットの模式図を第１６図に示す。

ｉｍｍ−ｄａｔａは即値を示す。ｉ＋ｕ＋−ｄａｔａの
サイズは、オペランドサイズとして命令中で指定される
。

絶対モードはアドレス値が１６ビツトで示されるか３２
ビツトで示されるかにより２種類ある。それぞれ、命令
コード中で指定される１６ビツトまたは３２ビツトのビ
ットパターンをアドレスとするメモリの内容をオペラン
ドとする。フォーマットの模式図を第１７図に示す。ａ
ｂｓ：１６とａｂｓ　：３２とはそれぞれ１６ビツトま
たは３２ビツトのアドレス値を示す。

ａｂｓ：１６でアドレスが示される時は指定されたアド
レス値を３２ビツトに符号拡張する。

ＰＣ相対間接モードはディスプレースメント値が１６ビ
ツトか３２ビツトかにより２種類ある。それぞれ、プロ
グラムカウンタの内容に１６ビツトまたは３２ビツトの
ディスプレースメント値を加えた値をアドレスとするメ
モリの内容をオペランドとする。

フォーマットの模式図を第１８図に示す。ｄｉｓｐ　：
　１６とｄｉｓｐ　：　３２とはそれぞれ１６ビツトの
ディスプレースメント値または３２ビツトのディスプレ
ースメント値を示す。ディスプレースメント値は符号付
きとして扱う。ＰＣ相対間接モードにおいて、参照され
るプログラムカウンタの値はそのオペランドを含む命令
の先頭アドレスである。多段間接アドレッシングモード
においてプログラムカウンタの値が参照される場合にも
、同じように命令の先頭のアドレスをＰＣ相対の基準値
として使用する。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、スタックポインタをオペランド
サイズだけインクリメントする。

例えば、３２ビツトデータを扱う場合には、オペランド
アクセス後にＳＰが＋４だけ更新（インクリメント）さ
れる。Ｂ、Ｈのサイズのオペランドに対するスタックポ
ツプモードの指定も可能であり、それぞれＳＰが＋１．
＋２だけ更新（インクリメント）される。フォーマット
の模式図を第１９図に示す。オペランドに対しスタック
ポツプモードが意味を持たないものに関しては予約命令
例外が発生される。

具体的に予約命令例外となるのは、ｗｒｉｔｅオペラン
ド、ｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに
対するスタックポツプモード指定である。

スタックブツシュモードはスタックポインタの内容をオ
ペランドサイズだけデクリメントした内容をアドレスと
するメモリの内容をオペランドとする。スタックブツシ
ュモードでは、オペランドアクセス前にスタックポイン
タがデクリメントされる。例えば、３２ビツトデータを
扱う場合には、オペランドアクセス前にＳＰが−４だけ
更新（デクリメント）される。Ｂ、Ｈのサイズのオペラ
ンドに対するスタックブツシュモードの指定も可能であ
り、それぞれＳＰが−１，−２だけ更新（デクリメント
）される。フォーマットの模式図を第２０図に示す。オ
ペランドに対してスタックブツシュモードが意味を持た
ないものに関しては、予約命令例外が発生される。具体
的に予約命令例外となるのは、ｒｅａｄオペランド、ｒ
ｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランドに対すス
タックブツシュモード指定である。

（１，４，２）　ｒ多段間接アドレッシングモード」如
何に複雑なアドレッシングも、基本的には加算と間接参
照の組み合わせに分解される。従って、加算と間接参照
のオペレーションをアドレッシングのプリミティブとし
て与えておき、それを任意に組み合わせることができれ
ば、如何なる複雑なアドレッシングモードをも実現可能
となる。本発明のデータ処理装置の多段間接アドレッシ
ングモードはこの様な考え方に基づいたアドレッシング
モードである。複雑なアドレッシングモードはモジュー
ル間のデータ参照あるいはＡＩ　（人工知能）言語の処
理系に特に有用である。

多段間接アドレッシングモードを指定する場合、基本ア
ドレッシングモードＩ旨定フィールドでは、レジスタベ
ース多段間接モード、ＰＣベース多段間接モード、絶対
ベース多段間接モードの３種類の指定方法の内のいずれ
か１つを指定する。

レジスタベース多段間接モードはレジスタの値を拡張す
る多段間接アドレッシングのベース値とするアドレッシ
ングモードである。フォーマットの模式図を第２１図に
示す、　Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードはプログラムカウンタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットの模式図を第２
２図に示す。

絶対ベース多段間接モードはゼロを拡張する多段間接ア
ドレッシングのベース値とするアドレッシングモードで
ある。フォーマットの模式図を第２３図に示す。

拡張する多段間接モード指定フィールドは１６ビツトを
単位としており、これを任意回反復する。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（ＸＩ、　Ｘ
２．　Ｘ４．　Ｘ８）と加算、メモリの間接参照を行な
う。多段間接モードのフォーマットの模式図を第２４図
に示す。各フィールドは以下に示す意味を持つ。

Ｅ＝０　　：多段間接モード継続 Ｅ・１　ニアドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄ■・０　：メモリ間接参照なし ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃａｌｅ　＝
＝＞　ｔｍｐＩ・１　：メモリ間接参照あり ｎｅｌｌｔｍｐ　＋　ｄｉｓｐ　＋　ＲＸ　＊　５ｃａ
ｌｅ　＝＝＞ｔｍｐＭ＝０　　：　　＜ＲＸ＞をインデ
クスとして使用Ｍ、１　　：特殊なインデクス ＜Ｒｘ＞＝Ｏインデクス値を加算しな い　　（Ｒｘ＝０） ＜Ｒｘ＞＝　１　　　プログラムカウンタをインデクス
値として使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞＝２〜　　ｒｅｓｅｒｖｅｄ 口２０：多段間口上０ド中の４ビツトのフィールドｄ４
の値を４倍してディスプレースメント値とし、これを加
算する ｄ４は符号付きとして扱い、オペラン ドのサイズとは関係なく必ず４倍して 使用する ０、１　　：多段間接モードの拡張部で指定されたｄ　
１ｓｐｘ　（１６／３２ビツト）をディスプレースメン
ト値とし、これを加算する 拡張部のサイズはｄ４フィールドで指 定する ｄ４＝０００１　　　ｄｉｓｐｘは１６ビツトｄ４＝０
０１０　　　ｄｉｓｐｘは３２ビツト×ｘ　；インデク
スのスケール（ｓｃａｌｅ＝１／２／４／８）プログラ
ムカウンタに対してＸ２．　Ｘ４．　Ｘ　８のスケーリ
ングを行なった場合には、その段の処理終了後の中間値
（ｔｍｐ）として不定値が入る。この多段間接モードに
よって得られる実効アドレスは予測できない値となるが
、例外は発生しない。プログラムカウンタに対するスケ
ーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第２５図、第２６図に示す。

第２５図は、多段間接モードが継続するか終了するかの
バリエーションを示す。

第２６図は、ディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないがら
である。このため、フォーマット上では任意の段数が可
能になっている。

（１，５）　ｒ例外処理」 本発明のデータ処理装置はソフトウェア負荷の軽減のた
め豊富な例外処理機能を有する。本発明のデータ処理装
置では、例外処理は命令処理を再実行するもの（例外）
、命令処理を完了するもの（トラップ）及び割込の３種
類に分けて名称をつけている。また本発明のデータ処理
装置では、この３種の例外処理とシステム障害とを総称
してＢＩＴと称する。

（２）ｒａ能ジブロック構成」 第１図は本発明のデータ処理装置の構成を示すブロック
図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部１０１．命令デコード部１０２、Ｐ
Ｃ計算部１０３．オペランドアドレス計算部１０４゜マ
イクロＲＯＭ部１０５．データ演算部１０６．外部バス
インターフェイス部１０７に分かれる。

第１図では、その他にＣＰＵ外部にアドレスを出力する
ためのアドレス出力回路１０８と、ＣＰＵ外部とデータ
を入出力するためのデータ入出力回路１０９とを他の機
能ブロック部と分けて示した。

（２，１）　ｒ命令フェッチ部」 命令フェッチ部１０１にはブランチバッファ、命令キュ
ー３０１とその制御部等があり、次にフェッチすべき命
令のアドレスを決定してブランチバッファあるいはＣＰ
ＩＩ外部のメモリから命令をフェッチする。またブラン
チバッファへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特願昭６１−２０２０４１号で詳しく述べられている
。

次にフェッチすべき命令のアドレスは、命令キュー３０
１に入力すべき命令のアドレスとして専用のカウンタに
て計算される。分岐あるいはジャンプが発生した場合に
は、新たな命令のアドレスがＰＣ計算部１０３あるいは
データ演算部１０６から転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチする場合は、外
部バスインターフェイス部１０７を通して、フェッチす
べき命令のアドレスをアドレス出力回路１０８からＣＰ
Ｕ外部へ出力し、データ入出力回路１０９から命令コー
ドをフェッチする。そして、バッファリングした命令コ
ードの内、次にデコードすべき命令コードを命令デコー
ド部１０２に出力する。

（２，２）　ｒ命令デコード部」 命令デコード部１０２では、基本的には１６ビツト（ハ
ーフワード）単位で命令コードをデコードする。このブ
ロックには第１ハーフワードに含まれるオペレーション
コードをデコードするＦＨＷデコーダ、第２．第３ハー
フワードに含まれるオペレーションコードをデコードす
るＮＦｌｌ−デコーダ、アドレッシングモードをデコー
ドするアドレッシングモードデコーダが含まれる。これ
らＦＨＷデコーダ、ＮＦｌｌ−デコーダ、アドレッシン
グモードデコーダを纏めて第１デコーダ３０３という。

ＦＨ−デコーダあるいはＮＦＨＷデコーダの出力を更に
デコードして、マイクロＲＯＭのエントリアドレスを計
算する第２デコーダ３０５、条件分岐命令の分岐予測を
行う分岐予測機構、オペランドアドレス計算の際のパイ
プラインコンフリクトをチエツクするアドレス計算コン
フリクトチエツク機構も含まれる。

命令デコード部１０２は命令フェッチ部１０１から入力
された命令コードを２クロツク（１ステツプ）につき０
〜６バイトずつデコードする。デコード結果の内、デー
タ演算部１０６での演算に関する情報がマイクロＲＯＭ
部１０５に、オペランドアドレス計算に関係する情報が
オペランドアドレス計算部１０４に、ＰＣ計算に関係す
る情報がｐｃ計算部１０３にそれぞれ出力される。

（２，３）　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部１０５には、主にデータ演算部１０６
を制御するマイクロプログラムが格納されているマイク
ロＲＯＭ、マイクロシーケンサ、マイクロ命令デコーダ
等が含まれる。マイクロ命令はマイクロＲＯＭから２ク
ロツク（１ステツプ）に１度読出される。マイクロシー
ケンサはマイクロプログラムで示されるシーケンス処理
の他に、例外、割込及びトラップ（この３つを合わせて
ＢＩＴと称する）の処理をハードウェア的に受付ける。

またマイクロ１２０Ｍ部１０５はストアバッファの管理
も行う。マイクロＲＯＭ部１０５には命令コードに依存
しない割込みあるいは演算実行結果によるフラッグ情報
と、第２デコーダ３０５の出力等の命令デコード部の出
力が人力される。マイクロデコーダの出力は主にデータ
演算部１０６に対して出力されるが、ジャンプ命令の実
行による他の先行処理中止情報等の一部の情報は他のブ
ロックへも出力される。

（２，４）　ｒオペランドアドレス計算部」オペランド
アドレス計算部１０４は命令デコード部１０２のアドレ
スデコーダ等から出力されたオペランドアドレス計算に
関係する情報によりハードワイヤード制御される。この
ブロックではオペランドのアドレス計算に関するほとん
どの処理が行われる。メモリ間接アドレシングのための
メモリアクセスのアドレス及びオペランドアドレスがメ
モリにマツプされたｌ１０Ｓｆｆ域に入るか否かのチエ
ツクも行われる。

アドレス計算結果は外部パスインターフェイス部１０７
に送られる。アドレス計算に必要な汎用レジスタ及びプ
ログラムカウンタの値はデータ演算部より入力される。

メモリ間接アドレッシングを行う際は外部バスインター
フェイス部１０７を通してアドレス出力回路１０８から
ＣＰＵ外部へ参照すべきメモリアドレスを出力し、デー
タ人出力部１０９から人力された間接アドレス値を命令
デコード部１０２を通してフェッチする。

（２，５）　　ｒＰＣ計算部」 ＰＣ計算部１０３は命令デコード部１０２から出力され
るＰＣ計算に関係する情報によりハードワイヤードに制
御され、命令のＰＣ値を計算する。本発明のデータ処理
装置は可変長命令セットを有しており、命令をデコード
しなければその命令の長さが判らない。このため、ＰＣ
計算部１０３は命令デコード部１０２から出力される命
令長をデコード中の命令のｐｃ値に加算することにより
次の命令のｐｃ値を作り出す。また、命令デコード部１
０２が分岐命令をデコードしてデコード段階での分岐を
指示した場合は、命令長の代わりに分岐変位を分岐命令
のｐｃ値に加算することにより分岐先命令のｐｃ値を計
算する。分岐命令に対して命令デコード段階で分岐を行
うことを本発明のデータ処理装置ではブリブランチと称
する。

このブリブランチの手法については特願昭６１２０４５
００号及び特願昭６１−２００５５７号で詳しく述べら
れている。

ｐｃ計算部１０３の計算結果は各命令のｐｃ値とじて命
令のデコード結果と共に出力される他、ブリブランチ時
には、次にデコードすべき命令のアドレスとして命令フ
ェッチ部１０１へ出力される。また、次に命令デコード
部１０２でデコードされる命令の分岐予測のためのアド
レスにも使用される。

分岐予測の手法については特願昭６２−８３９４号で詳
しく述べられている。

（２，６）　ｒデータ演算部」 データ演算部１０６はマイクロプログラムにより制御さ
れ、マイクロＲＯＭ部１０５の出力情報に従って各命令
の機能を実現するに必要な演算をレジスタと演算器で実
行する。演算対象となるオペランドがアドレスあるいは
即値である場合は、オペランドアドレス計算部オペラン
ドアドレス計算部１０４で計算されたアドレスあるいは
即値を外部パスインクフェイス部１０７を通過させて得
る。また、演算対象となるオペランドがＣＰｔ１外部の
メモリにある場合は、アドレス計算部１０４で計算され
たアドレスをパスインタフェイス部がアドレス出力回路
１０８から出力して、ＣＰＵ外部のメモリからフエンチ
したオペランドをデータ入出力回路１０９から得る。

演算器としては＾ＬＩＪ３１３、バレルシフタ、プライ
オリティエンコーダあるいはカウンタ、シフトレジスタ
などがある。レジスタと主な演算器の間は３パスで結合
されており、１つのレジスタ間演算を指示する１マイク
ロ命令を２クロツク（ｌステップ）で処理する。

データ演算時にＣＰＵ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部ハ
スインターフェイス部１０７を通してアドレス出力回路
１０８からアドレスをＣＰＵ外部に出力し、データ入出
力回路１０９を通して目的のデータをフェッチする。

ＣＰＵ外部のメモリにデータをストアする場合は、外部
ハスインターフェイス部１０７を通してアドレス出力回
路１０８よりアドレスを出力すると同時に、データ入出
力回路１０９からデータをＣＰＵ外部に出力する。オペ
ランドストアを効率的に行うため、データ演算部１０６
には４バイトのストアバッファが備えられている。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部１０６が得た場合は、これ
を命令フェッチ部１０１とｐｃ計算部１０３へ出力する
。

（以　下　余２；　白） （２，７）　ｒ外部パスインターフェイス部」外部パス
インターフェイス部１０７は本発明のデータ処理装置の
外部パスでの通信を制御する。メモリのアクセスはすべ
てクロック同期で行われ、最小２クロックサイクル（１
ステツプ）で行うことができる。

メモリに対するアクセス要求は命令フェッチ部１０１、
オペランドアドレス計算部１０４及びデータ演算部１０
６から独立に生じる。外部パスインターフェイス部１０
７はこれらのメモリアクセス要求を調停する。更にメモ
リとＣＰＵとを結ぶデータバスサイズである３２ビツト
（１ワード）の整置境界を跨ぐメモリ番地にあるデータ
のアクセスは、このブロック内で自動的にワード境界を
跨ぐことを検知して２回のメモリアクセスに分解して行
う。

ブリフェッチするオペランドとストアするオペランドと
が重なる場合のコンフリクト防止処理及びストアオペラ
ンドからフェッチオペランドへのバイパス処理も行う。

（３）「パイプライン機構」 本発明のデータ処理装置のパイプライン処理機能は第２
図に模式的に示される如くである。

命令のブリフェッチを行う命令フェッチステージ（ＩＦ
ステージ）２０１．命令のデコードを行うデコードステ
ージ（Ｄステージ）２０２．オペランドのアドレス計算
を行うオペランドアドレス計算ステージ（へステージ）
２０３．マイクロＲＯＭアクセス（特にＲステージ２０
６と呼ぶ）を行う部分とオペランドのブリフェッチ（特
にＯＦステージ２０７と称す）を行う部分とからなるオ
ペランドフェッチステージ（Ｆステージ）２０４．命令
を実行する実行ステージ（Ｅステージ）２０５の５段構
成をパイプライン処理の基本とする。

Ｅステージ２０５では１段のストアバッファがある他、
高機能命令の一部は命令の実行自体をパイプライン化す
るため、実際には５段以上のパイプライン処理効果があ
る。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロック（１ステツブ
）で行うことができる。従って理想的には２クロツク（
１ステツプ）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数の
パイプライン処理単位（ステップコード）に分解してパ
イプライン処理を行う。

パイプライン処理単位の分解方法に関しては特願昭６１
−２３６４５６号で詳しく述べられている。

ＩＦステージ２０１からＤステージ２０２に渡される情
報は、命令コード２１１そのものである。Ｄステージ２
０２からＡステージ２０３に渡される情報は、命令で指
定された演算に関するもの（Ｄコード２１２と称す）と
、オペランドのアドレス計算に関係するもの（Ａコード
２１３と称す）との２つがある。

Ａステージ２０３からＦステージ２０４に渡される情報
はマイクロプログラムのエントリアドレスあるいはマイ
クロプログラムのパラメータ等を含むＲコード２１４と
、オペランドのアドレスとアクセス方法指示情報等を含
むＦコード２１５との２つである。

Ｆステージ２０４からＥステージ２０５に渡される情報
は、演算制御情報とリテラル等を含むＥコード２１６と
、オペランドあるいはオペランドアドレス等を含むＳコ
ード２１７との２つである。

Ｅステージ２０５以外のステージで検出されたＢＩＴは
、そのコードがＥステージ２０５に到達する迄はＢＩＴ
処理を起動しない、Ｅステージ２０５で処理されている
命令のみが実行段階の命令であり、ＩＦステージ２０１
からＦステージ２０４までの間で処理されている命令は
まだ実行段階に至っていないからである。従って、Ｅス
テージ２０５以外で検出されたＥＩＴは、それが検出さ
れたことがステップコード中に記録されて次のステージ
に伝えられるのみである。

（３，１）ｒバイブライン処理単位」 （３，１，１）　ｒ命令コードフィールドの分類」本発
明のデータ処理装置のパイプライン処理単位は命令セッ
トのフォーマットの特徴を利用して決定されている。

（１）節で述べた如く、本発明のデータ処理装置の命令
は２バイト単位の可変長命令であり、基本的には“２バ
イトの命令基本部＋０〜４バイトのアドレシング拡張部
”を１〜３回反復することにより命令が構成されている
。

命令基本部には多くの場合、オペレーションコード部と
アドレッシングモード指定部とがあり、インデックスア
ドレッシングあるいはメモリ間接アドレッシングが必要
な場合にはアドレッシング拡張部の代わりに“２バイト
の多段間接モード指定部子〇〜４ハイドのアトレンジン
グ拡張部”が任意価付く。また、命令により２または４
バイトの命令固有の拡張部が最後に付く。

命令基本部には命令のオペレーションコード、基本アド
レッシングモード、リテラルなどが含まれる。アドレッ
シング拡張部はディスプレースメント、絶対アドレス、
即値、分岐命令の変位のいずれかである。命令固有の拡
張部にはレジスタマツプ、Ｉ−ｆｏｒｎ＋ａｔ命令の即
値指定等がある。第２７図は、本発明のデータ処理装置
の基本的命令フォーマットの特徴を示す模式図である。

（３，１，２）　ｒステップコードへの命令の分解」本
発明のデータ処理装置では、上記の命令フォーマットの
特徴を生かしたパイプライン処理を行う。

Ｄステージ２０２では“２ハイドの命令基本部＋０〜４
バイトのアドレッシング拡張部”、“多段間接モード指
定部子アドレッシング拡張部”又は命令固有の拡張部を
１つのデコード単位として処理する。各回のデコード結
果をステップコードと称し、Ａステージ２０３以降では
このステップコードをパイプライン処理の単位としてい
る。ステップコードの数は命令毎に固有であり、多段間
接モード指定を行わない場合は、１つの命令は最小１個
、最大３個のステップコードに分かれる。多段間接モー
ド指定が行われた場合はそれだけステップコードが増加
する。但し、これは後で述べる様にデコード段階のみで
ある。

（３，１，３）　ｒプログラムカウンタの管理」本発明
のデータ処理装置のパイプライン上に存在するステップ
コードは全て別命令に対するものである可能性があり、
このためプログラムカウンタの値はステップコート毎に
管理される。全てのステップコードは、そのステップコ
ードのもとになった命令のプログラムカウンタ値を有す
る。ステップコードに付属してパイプラインの各ステー
ジを流れるプログラムカウンタ値はステッププログラム
カウンタ（ＳＰＣ）と称する。ＳＰＣはパイプラインス
テージ間を次々と受は渡されていく。

（３，２）　ｒ各バイブラインステージの処理」各パイ
プラインステージの入出カステップコードには第２図に
示したように便宜上名前が付けられている。また、ステ
ップコードはオペレーションコードに関する処理を行い
、マイクロプログラムのエントリアドレス及びＥステー
ジ２０５に対するパラメータなどになる系列とＥステー
ジ２０５のマイクロ命令に対するオペランドになる系列
との２系列がある。

（３，２，１）　ｒ命令フェッチステージ」命令フェッ
チステージ（ＩＦステージ）２０１は命令をメモリある
いはブランチバッファからフェッチして命令キュー３０
１に入力し、Ｄステージ２０２に対して命令コードを出
力する。命令キュー３０１の人力は整置された４バイト
単位で行う。メモリから命令をフェッチする場合は、整
置された４バイトにつき最小２クロック（１ステツプ）
を要する。

ブランチバッファがヒツトした場合は、整置された４バ
イトにつきｌクロックでフェッチ可能である。命令キュ
ー３０１の出力単位は２バイト毎に可変であり、２クロ
ツクの間に最大６バイトまで出力できる。また、分岐の
直後には命令キュー３０１をバイパスして命令基本部２
バイトを直接命令デコーダに転送することも可能である
。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先の命令のアドレスの管理や命令キュー３
０１の制御もＩＦステージ２０１で行う。

ＩＦステージ２０１で検出するＥＩＴには、命令をメモ
リからフェッチする際のバスアクセス例外あるいはメモ
リ保護違反などによるアドレス変換例外がある。

（３，２，２）　ｒ命令デコードステージ」命令デコー
ドステージ（Ｄステージ）２０２はＩＦステージ２０１
から入力された命令コードをデコードする。デコードは
命令デコート部１０２のＦＨＷデコーダ、Ｎ　Ｆ　Ｉ　
Ｗデコーダ及びアドレッシングモードデコーダを合わせ
た第１デコーダ３０３を使用して、２クロツク（１ステ
ツプ）単位に１度行ない、１回のデコード処理で、０〜
６バイトの命令コードを消費する（Ｒ［ｉＴ命令の復帰
先アドレスを含むステップコードの出力処理などでは命
令コードを消費しない）。１回のデコードでＡステージ
２０３に対してアドレス計算情報としてのＡコード２１
３である制御コードとアドレス修飾情報と、オペレーシ
ョンコードの中間デコード結果としてのＤコード２１２
である制御コードと８ビツトのリテラル情報とを出力す
る。

Ｄステージ２０２では、各命令のＰＣ計算部１０３の制
御、分岐予測処理、ブリブランチ命令に対するブリブラ
ンチ処理、命令キュー３０１からの命令コード出力処理
をも行う。

Ｄステージ２０２で検出するＢＩＴには、予約命令例外
及びブリブランチ時の奇数アドレスジャンプトラップが
ある。また、ＩＦステージ２０１より転送されてきた各
種ＢＩＴはステップコード内にエンコードする処理をし
てＡステージ２０３に転送する。

（３，２，３）　ｒオペランドアドレス計算ステージ」
オペランドアドレス計算ステージ（へステージ）２０３
は処理機能が大きく２つに分かれる。１つは命令デコー
ド部１０２の第２デコーダ３０５を使用してオペレーシ
ョンコードの後段デコードを行う処理で、他方はオペラ
ンドアドレス計算部１０４でオペランドアドレスの計算
を行う処理である。

オペレーションコードの後段デコード処理はＤコード２
１２を入力とし、レジスタ、メモリの書込み予約及びマ
イクロプログラムのエントリアドレスとマイクロプログ
ラムに対するパラメータなどを含むＲコード゛２１４の
出力を行う。なお、レジスタあるいはメモリの書込み予
約は、アドレス計算で参照したレジスタやメモリの内容
がパイプライン上を先行する命令で書換えられることに
より誤ったアドレス計算が行われるのを防ぐためのもの
である。レジスタあるいはメモリの書込み予約はデッド
ロックを避けるため、ステップコード毎ではなく命令毎
に行う。レジスタ及びメモリへの書込み予約については
特願昭６２−１４４３９４号で詳しく述べられている。

オペランドアドレス計算処理はＡコード２１３を入力と
し、Ａコード２１３に従いオペランドアドレス計算部１
０４で加算あるいはメモリ間接参照を組合わせてアドレ
ス計算を行い、その計算結果をＦコード２１５として出
力する。この際、アドレス計算に伴うレジスタ及びメモ
リの読出し時にコンマリフトチエツクを行い、先行命令
がレジスタあるいはメモリに書込み処理を終了していな
いためコンフリクトが指示されれば、先行命令がＥステ
ージ２０５で書込み処理を終了するまで待つ。また、オ
ペランドアドレス及びメモリ間接参照のアドレスがメモ
リにマツプされたｌ１０８Ｎ域に入るか否かのチエツク
も行う。

Ａステージ２０３で検出するＢＩＴには予約命令例外、
特権命令例外、バスアクセス例外、アドレス変換例外、
メモリ間接アドレッシングの時のオペランドブレイクポ
イントヒツトによるデバッグトラップがある。Ｄコード
２１２又はＡコード２１３自体がＥＩＴを起こしたこと
を示していれば、Ａステージ２０３はそのコードに対し
てアドレス計算処理をせず、そのＢＩＴをＲコード２１
４及びＦコード２１５に伝える。

（３，２，４）　ｒマイクロＲＯＭアクセスステージ」
オペランドフェッチステージ（Ｆステージ）２０４も処
理が大きく２つに分かれる。一方はマイクロＲＯＭのア
クセス処理であり、特にＲステージ２０６と称する。他
方はオペランドプリフェッチ処理であり、特にＯＦステ
ージ２０７と称する。Ｒステージ２０６とＯＦステージ
２０７とは必ずしも同時に動作するわけではなく、メモ
リアクセス権が獲得できるか否か等に依存して独立に動
作する。

Ｒステージ２０６の処理であるマイクロＲＯＭアクセス
処理は、Ｒコード２１４に対して次のＥステージ２０５
での実行に使用する実行制御コードであるＥコード２１
６を生成するためのマイクロＲＯＭアクセスとマイクロ
命令デコード処理である。１つのＲコード２１４に対す
る処理が２つ以上のマイクロプログラムステップに分解
される場合、マイクロＲＯＭはＥステージ２０５で使用
され、次のＲコード２１４はマイクロＲＯＭアクセス待
ちになる。Ｒコード２１４に対するマイクロＲＯＭアク
セスが行われるのは、その前のＥステージ２０５での最
後のマ・イクロ命令実行の時である。本発明のデータ処
理装置では、はとんどの基本命令は１マイクロプログラ
ムステツプで行われるため、実際にはＲコード２１４に
対するマイクロＲＯ）１アクセスが次々と行われること
が多い。

Ｒステージ２０６で新たに検出するＥＩＴはない。

Ｒコード２１４が命令処理再実行型のＥＸＴを示してい
る時は、そのＢＩＴ処理に対するマイクロプログラムが
実行されるので、Ｒステージ２０６はそのＲコード２１
４に従ったマイクロ命令をフェッチする。

Ｒコード２１４が奇数アドレスジャンプトラップを示し
ている場合、Ｒステージ２０６はそれをＥコード２１６
によって伝える。これはブリブランチに対するもので、
Ｅステージ２０５ではそのＥコード２１６で分岐が生じ
なければそのプリブランチを有効として奇数アドレスジ
ャンプトラップを発生する。

（３，２，５）　ｒオペランドフェッチステージ」オペ
ランドフェッチステージ（ＯＦステージ）２０７はＦス
テージ２０４で行う上記の２つの処理の内のオペランド
プリフェッチ処理を行う。

オペランドブリフェッチはＦコード２１５を人力とし、
フェッチしたオペランドとそのアドレスをＳコード２１
７として出力する。１つのＦコード２１５ではワード境
界を跨いでも良いが４バイト以下のオペランドフェッチ
を指定する。Ｆコード２１５にはオペランドのアクセス
を行うか否かの指定も含まれており、Ａステージ２０３
で計算したオペランドアドレス自体あるいは即値をＥス
テージ２０５に転送する場合にはオペランドプリフェッ
チは行わず、Ｆコード２１５の内容をＳコード２１７と
して転送する。ブリフェッチしようとするオペランドと
、Ｅステージ２０５が書き込み処理を行おうとするオペ
ランドとが一致する場合は、オペランドブリフェッチは
メモリから行わずバイパスして行う。また、【１０領域
に対してはオペランドプリフェッチを遅延させ、先行命
令がすべて完了するまで待ってオペランドフェッチを行
う。

叶ステージ２０７で検出されるＢＩＴには、バスアクセ
ス例外、アドレス変換例外、オペランドプリフェッチに
対するブレイクポイントヒントによるデバッグトラップ
がある。Ｆコード２１５がデバッグトラップ以外のＢＩ
Ｔを示している時は、それをＳコード２１７に転送し、
オペランドプリフェッチは行わない。Ｆコード２１５が
デバッグトラップを示している時は、そのＦコード２１
５に対してＢＩＴを示していない場合と同じ処理をする
と共にデバッグトラップをＳコード２１７に伝える。

（３，２，６）　ｒ実行ステージ」 実行ステージ（Ｅステージ）２０５はＥコード２１６及
びＳコード２１７を入力として動作する。このＥステー
ジ２０５が命令を実行するステージであり、Ｆステージ
２０４以前のステージで行われた処理は全てＥステージ
２０５のための前処理である。Ｅステージ２０５でジャ
ンプ命令が実行されたり、あるいはＢＩＴ処理が起動さ
れたりした場合は、ＩＦステージ２０１からＦステージ
２０４までの処理は全て無効化される。Ｅステージ２０
５はマイクロプログラムにより制御され、Ｒコード２１
４に示されたマイクロプログラムのエントリアドレスか
らの一連のマイクロプログラムを実行することにより命
令を実行する。

マイクロＲＯ？＋の読み出しとマイクロ命令の実行とは
パイプライン化されて行われる。従ってマイクロプログ
ラムで分岐が起きた場合は、１マイクロステツプの空き
ができる。また、Ｅステージ２０５はデータ演算部１０
６にあるストアバッファを利用して、４バイト以内のオ
ペランドストアと次のマイクロ命令実行をパイプライン
処理することもできる。

Ｅステージ２０５では、Ａステージ２０３で行ったレジ
スタ及びメモリに対する書込み予約をオペランドの書き
込み後に解除する。

また、条件分岐命令がＥステージ２０５で分岐を発した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐履歴の書換えを行う。

Ｅステージ２０５で検出されるＢＩＴには、バスアクセ
ス例外、アドレス変換例外、デバッグトラップ、奇数ア
ドレスジャンプトラップ、予約機能例外、不正オペラン
ド例外、予約スタックフォーマット例外、ゼロ除算トラ
ップ、無条件トラップ、条件トラップ、遅延コンテキス
トトラップ、外部割込、遅延割込、リセット割込、シス
テム障害がある。

Ｅステージ２０５で検出されたＢＩＴは全てＢＩＴ処理
されるが、Ｅステージ以前のＩＦステージ２０１からＦ
ステージ２０４の間で検出され、Ｒコード２１４あるい
はＳコード２１７に反映されているＥＩＴは必ずしもＢ
ＩＴ処理されるとは限らない。ＩＦステージ２０１から
Ｆステージ２０４の間で検出されたが、先行の命令がＥ
ステージ２０５でジャンプ命令が実行されたなどの原因
でＥステージ２０５まで到達しなかったＥＩＴは全てキ
ャンセルされる。そのＢＩＴを起こした命令はそもそも
実行されなかったことになる。

外部割込及び遅延割込は命令の切れ目でＥステージ２０
５に直接骨は付けられ、マイクロプログラムにより必要
な処理が実行される。その他の各種ＢＩＴの処理はマイ
クロプログラムにより行われる。

（３，３）　ｒ各パイプラインステージの状態制御」パ
イプラインの各ステージは入力ラッチと出力ラッチとを
有し、他のステージとは独立に動作することを基本とす
る。各ステージは１つ前に行った処理が終わり、その処
理結果を出力ラソチから次のステージの入力ラッチに転
送し、自分のステージの入力ラッチに次の処理に必要な
人力信号がすべて揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する入力信号が全て有効となり、今
の処理結果を後段のステージの入力ラッチに転送して出
力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が全て揃っている必要がある。人力信号が
揃っていない場合、そのステージは待ち状態（人力待ち
）になる。出力ラッチから次のステージの人力ラッチへ
の転送を行う場合には次のステージの入力ラッチが空き
状態になっている必要があり、次のステージの入力ラッ
チが空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる。必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると各ステージの処理自体が遅延する。

（３，４）スタックポインタの動作 第２８図は、本発明の一実施例を示すブロック図である
。６１はオペランドアドレス計算ステージ（Ａステージ
２０３）の作業用ステージスタックポインタＡＳＰであ
り、Ａステージ２０３で実行中の命令に付随するスタッ
クポインタの値を示す。６３はオペランドフェッチステ
ージ（Ｆステージ２０４）の作業用ステージスタックポ
インタ（ＦＳＰ）　、６５は実行ステージ（Ｅステージ
２０５）の作業用ステージスタックポインタＣ３Ｐであ
る。６６はソフトウェアからみたレベルのスタックポイ
ンタ群（リング、割込み等により複数個のスタックポイ
ンタが存在する）、６４はＡＳＰ出力ラッチ、６５はＦ
ＳＩＩ出力ラッチでありそれぞれＡＳＰ６１．　ＦＳＰ
６３の出力データを保持するラッチである。

７２はＥステージ２０５のアドレスレジスタ（ＡＡ　レ
ジスタ）、７３は外部とやり取りされるデータのための
Ｅステージ２０５のデータレジスタ（ＤＤレジスタ）、
７５はＡステージ２０３のアドレス加算部、８０８７は
内部データ演算部である。１０６はＥステージ２０５の
データ演算部、９０ａ〜９０ｅはＡステージ２０３でＡ
ＳＰ６１が更新されたことを示すＡＳＰ更新信号である
。９１はＡコード２１３中のＡＳＰインクリメント信号
、９２はＡコード２１３中のＡＳＰデクリメント信号で
ある。６１１，６２１，６３１，６４１は夫々ＡＳＰ６
１　、へｓｐ出力ラッチ６２、ＦＳＰ６３　、ＦＳＰ出
力ラッチ６４の一部としてＡＳＰ更新信号９０ａを転送
するラッチである。

第２９図、第３０図は、本発明のデータ処理装置におい
て実施されるいくつかの命令の、各ステージにおけるス
タックポインタに関する処理を示す図である。（ａ）は
Ａステージ２０３　、　（ｆ）はＦステージ２０４　、
（ｅ）はＥステージ２０５の処理を示す。

第３１図、第３２図は第３０図の命令の次のステップコ
ードがスタックポインタを参照する場合と、しない場合
とのパイプラインの処理の様子を示した図である。■は
“１００”をスタックポインタに転送する命令に対する
ステップコード、■は■の次に処理されるステップコー
ド、■は■の次に処理されるステップコード、（ａ）は
Ａステージ２０３　、（ｆ）はＦステージ２０４　、（
ｅ）はＥステージ２０５におけるスタックポインタの処
理を示し、また横軸は時間の経過を示す。

次に第２８図を用いて、スタックポインタに関する処理
について説明する。Ａコード２１３中には＾５ｌ）６１
のインクリメント信号９１、デクリメント信号９２が含
まれており、この信号９１．９２はＡＳＰ６１の制御を
行う。またインクリメント信号９１、デクリメント信号
９２のＯＲをとることによりＡＳＰ更新信号９０を生成
する。

インクリメント信号９１又はデクリメント信号９２が′
１″のとき、つまりＡステージ２０３でＡＳＰ６１を更
新したときにＡＳＰ更新信号９０ａは“１″　となる。

そしてＡＳＰ更新信号９０ａはスタックポインタの値と
共にパイプライン中のステップコードの流れに同期して
転送される。Ｅステージ２０５においては転送されてき
たＡＳＰ更新信号９０ｅが“ｌ”のときのみＣ５Ｐ６５
にＦＳＰ６３の値を転送する。

スタックブツシュ・アドレシッシングモードのオペラン
ド指定を含む命令、例えばレジスタの値をスタックトッ
プ（スタックポインタの値をデクリメントした値が指す
ところ）に書き込むＮＯＶ命令（ＭＯＶ：Ｒｎ　−＞　
２−３Ｐ　　Ｒｎはｎ番のレジスタを表し、ａ−ｓｐは
スタックポインタをデクリメントした値が指すアドレス
を示す）を実行した場合の各ステージでのスタックポイ
ンタに関する処理を第２９図に示す。まずＤステージ２
０２はＡＳＰ６１０更新制御等を含むＡコード２１３を
生成する。

Ａステージ２０３では、レジスタ指定を含むＲコード２
１４を出力する。またＡコード２１３に基づいて、八５
Ｐ６１はオペランドのサイズ分デクリメントされ、更新
後の値がＦＳＰ６３に転送される。この時Ａステージ２
０３でＡＳＰ６１が更新されたことを示すＡＳＰ更新信
号９０ａは“１″　となり、この信号はＡＳＰ６１の値
と共に転送される。ここでＦステージ２０４が前のステ
ップコードを処理中などですぐにＡＳＰ６１の値を転送
できない場合は、ＡＳＰ出力ラッチ６２で転送可能にな
るまで待つ。本発明のデータ処理装置においては、スタ
ックプッシュアドレシッシングモードと他のアドレシソ
シングモードの処理の共通化のため、ＡＳＰ６１のデク
リメントと共にアドレス加算部７５においても（ＡＳＰ
Ｏ値−オペランドサイズ）を実行し、その結果をオペラ
ンドアドレスとしてＦステージ２０４へ転送する。

Ｆステージ２０４では、Ｒコード２１４よりレジスタア
クセス信号を含むＥコード２１６を生成し、このＥコー
ド２１６とオペランドアドレスの値を含むＳコード２１
７をＥステージ２０５に転送する。また＾ＳＰ更新信号
９０ｅが“１′であることを検知して、ＦＳＰ６３の値
をＣＳＩ”６５に転送する。先はどと同様Ｃ５Ｐ６５に
すぐ転送できない場合は、ＦＳＰ出力ラッチ６４にて転
送可能になるまで待つ。

Ｅステージ２０５では、指定されたレジスタの値を読み
出しデータ演算部１０６からＤＯババス５を介してＤＯ
レジスタ７３に書き込む。ＡＡレジスタ７２にはＦステ
ージ２０４から転送されたオペランドアドレスを書き込
む。そしてこの命令の終了時、Ｃ３Ｐ６５の値はソフト
ウェアからみたスタックポインタ群６６の１つに転送さ
れ、外部からみて命令実行後のスタックポインタの値が
正しく設定される。静レジスタ７２の示すアドレスにＤ
Ｏレジスタ７３の値をストアする。

この命令がＡステージ２０３での処理を終了した時点で
この命令の終了時のスタックポインタの値がＡＳＰ６１
に格納されているため、後の命令がスタックポインタを
参照するアドレシッシングモードを含んでいても、ＡＳ
Ｐ６１の値を参照することにより、正しいアドレスを得
ることができる。

次に例えば１００”をスタックポインタに書き込む命令
（ＭＯＶＥ”１００’−＞　ＳＰ　’１００”は即値、
ｓｐはスタックポインタ）のスタックポインタに関する
処理を第３０図に示す。

この命令ではＡステージ２０３での処理の際はへ５Ｐ６
１の（直は変化しない。ｉ’５Ｐ６３にこのＡＳＰ６１
の値が転送される。また後の命令がスタックポインタを
参照する場合に間違った値を参照しないように、スタッ
クポインタの値をＥステージ２０５で書き換えることを
示すためにスタックポインタ書き込み予約を行う。この
ときはへｓｐ更新信号９０ａは１１０＃である。

Ｆステージ２０４では、スタックポインタ書き込み制御
等を含むＥコード２１６と、即値データ“１００”を含
むＳコード２１７を出力する。この時はＡＳＰ更新信号
９０ｅが“０”なのでＩ？　Ｓ　Ｐ　６３の値はＣ３Ｐ
６５へは書き込まれない。

Ｅステージ２０５ではＥコード２１６に基づいて即値デ
ータ”１００″を読み出し、データ演算部１０６、ＤＯ
パス８５を通して＾５Ｐ６１およびＣ３Ｐ６５に転送す
る。

そして命令終了時にＣ３Ｐ６５の値をｓｐ群６６に転送
する。

ここで、この命令の後のステップコードがアドレス計算
時にスタックポインタを使用する場合を第３１図に示す
。このとき、次のステップコード■は、ステップコード
■でスタックポインタの書き込み予約が行われているた
め、ステップコード■がＥステージ２０５で処理されて
スタックポインタに値が書き込まれスタックポインタ書
き込み予約が解除されるまでは、Ａステージ２０３で処
理を中断して待っている。そしてステップコート■がＥ
ステージ２０５で処理されＡＳＰ６１が書き変わってか
ら、ステップコード■のＡステージ２０３での処理を開
始する。ステップコード■ではＦＳＰ６３の値をＣ３Ｐ
６５に転送する。

一方、後のステップコードがスタックポインタを参照し
ない場合を第３２図に示す。この詩人のステップコード
■はスタックボ・インクを参照しないので、Ａステージ
２０３で待っている必要はなく、ステップコード■がＡ
ステージ２０３での処理を終えた時点でＡステージ２０
３での処理を開始する。

このステップコード■に関してはＡＳＰ６１の値が、本
来その命令実行時に付随すべきスタックポインタの値と
は異なっている。しかしステップコード■ではＡＳＰ更
新信号は“０”であり、ＦＳＰ６３の値はＣ３Ｐ６５に
は書き込まれない。そのためステップコード■がＥステ
ージ２０５で処理されるときには、正しいスタックポイ
ンタの値（ステップコート■でＣ３Ｐ６５に書き込まれ
た値）がＣ５Ｐ６５に入っている。そして命令終了時に
Ｃ５Ｐ６５の値をソフトウェアからみたスタックポイン
タ６６に書き込む。

また、ステップコード■もスタックポインタを使用しな
い場合は、ステップコード■がＡステージ２０３での処
理を終わったらＡステージ２０３での処理が開始される
。ステップコード■は■と同様、ＡＳＰ更新信号９０が
”０”であり、ＦＳＰ６３からＣ３Ｐ６５への値の転送
は行われない。

このように各ステップコードが、Ａステージ２０３でス
タックポインタの値を更新する場合には、Ａステージ２
０３で処理を終わった時点でこの命令終了時のスタック
ポインタの値がＡＳＰ６１に書き込まれている。そのた
め後の命令のステップコードがＡステージ２０３でスタ
ックポインタを参照する場合、＾５Ｐ６１を参照するこ
とにより正しいアドレスを得ることができる。例えば次
の命令のアトレジ・ンシングモードが（ＳＰ　＋　ｄｉ
ｓｐ）であったら、（八ｓｐ＋　ｄｉｓｐ）をアドレス
加算部７５で実行することにより、前の命令の終了を待
たなくても、正しいアドレスが得られる。

またＥステージ２０５の処理でスタックポインタの値を
更新する場合には、スタックポインタ書き込み予約を行
う。そして次のステップコードがＡステージ２０３でス
タックポインタを参照する場合、次のステップコードの
処理はＡステージ２０３でスタックポインタ書き込み予
約が解除されるまで待っている。一方次のステップコー
ドがスタックポインタを参照しない場合は、Ａステージ
２０３で待っている必要はなく各ステージでの処理を行
い、そのステップコードがＥステージ２０５へ送られた
ときにＦＳＰ６３からＣ３Ｐ６５へのスタックポインタ
の値の転送を行わないようにする。こうしてＣ５Ｐ６５
に誤った値を転送しないようにし、命令終了時に転送さ
れるソフトウェアからみたスタックポインタ６６の値は
正しい値を保つ。

〔発明の効果〕

以上のように、この発明によれば、アドレス計算ステー
ジがスタックポインタを持ち、実行ステージの管理する
スタックポインタへの値の転送を、アドレス計算ステー
ジが管理するスタックポインタをアドレス計算ステージ
が更新し７たかどうかにより制御することで、少ないハ
ードウェアで高速かつ正確な命令実行を行える効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ処理装置の全体
ブロック図、第２図は本発明の一実施例によるデータ処
理装置のパイプライン概要図、第３図〜第２７図は本発
明の一実施例によるデータ処理装置の命令フォーマット
の特徴を示す図、第２８図は本発明の一実施例によるデ
ータ処理装置のスタックポインタ関連部分の構成図、第
２９図、第３０図は本発明のデータ処理装置において実
施されるいくつかの命令の実行フローチャート、第３１
図。 第３２図は第３０図に示す命令の次のステップコードを
含めた実行フローチャート、第３３図は従来例を示すブ
ロック図、第３４図、第３５図は従来のブツシュ命令の
実行フローチャートである。 ２０３・・・アドレス計算ステージ（Ａステージ）２０
５・・・実行ステージ（Ｅステージ）２１２〜２１７・
・・パイプライン処理の単位であるステップコード　　
６１・・・Ａステージ２０３の作業用ステージスタック
ポインタ（ＡＳＰ）　　　６３・・・Ｅステージ２０５
の作業用ステージスタックポインタ（Ｃ５Ｐ）７５・・
・Ａステージ２０３のアドレス加算部　９０・・・Ａス
テージ２０３でＡＳＰを更新することを示す＾ｓｐ更新
信号 なお、 図中同一符号は、 同一、 または相当部分 を示ず。 代 理 人 大 岩 増 雄 く通しのビット番号〉 〈バイト毎のビット番号〉 〈アドレス〉 ←低アドレス ←ＭＳＢ制 高アドレス→ ＬＳＢ側→ →→命令を哀む方向→→ 図 ＢＹＴＥ： ＢＹＴＥ： ＢＹＴＥ： Ｎ＋２−１ Ｎ＋２−１ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ； Ｎ＋２ Ｎ＋２＋Ｍ−１ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ　： Ｎ＋２−１ ＢＹＴＥ： Ｎ＋２ Ｎ＋２＋１ Ｎ＋２＋２ Ｎ＋２十Ｍ＋２−１ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ： Ｎ＋４−１ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ： Ｎ＋２ Ｎ＋２＋１ Ｎ＋２＋２　−−−−−−　　Ｎ＋２＋Ｍ＋２−１図 ＢＹＴＥ： 図 図 図 図 （Ｓｈ） （Ｅａ） ■＝ Ｅエコ 図 （Ｓｈ） （Ｅａ） Ｆ匣コ 「エコ 図 図 図 図 図 図 図 図 図 図 （２バイト） （０〜４バイト） 図 手 続 補 正　書（自発） 昭和　６％１１層・、８

Claims (1)

1. 【特許請求の範囲】 １、スタックポインタによって命令のオペランドを指定
   すると同時に前記スタックポインタの更新方法を指定す
   るアドレッシングモードを備え、第１のステージ及び第
   ２のステージで命令の処理をパイプライン処理によって
   順次的に行うデータ処理装置において、 前記第１のステージで参照可能な第１のスタックポイン
   タと、 前記第２のステージで参照可能な第２のスタックポイン
   タと、 前記第１のステージで制御され、前記第１のスタックポ
   インタを更新する第１の更新手段と、 前記第２のステージで制御され、前記第１のスタックポ
   インタを更新する第２の更新手段と、 前記第２のステージで制御され、前記第２のスタックポ
   インタを更新する第３の更新手段と、 前記第１のスタックポインタが前記第１の更新手段によ
   り更新されたときのみパイプライン処理による命令の処
   理と同期して前記第１のスタックポインタの値を前記第
   ２のスタックポインタに転送する転送手段と を備えたことを特徴とするデータ処理装置。