JPH0226060A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0226060A JPH0226060A JP63176617A JP17661788A JPH0226060A JP H0226060 A JPH0226060 A JP H0226060A JP 63176617 A JP63176617 A JP 63176617A JP 17661788 A JP17661788 A JP 17661788A JP H0226060 A JPH0226060 A JP H0226060A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000005669 field effect Effects 0.000 claims abstract description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 7
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of DC power input into DC power output
- H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
- H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
- H02M3/06—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M3/07—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- H02M3/076—Charge pumps of the Schenkel-type the clock signals being boosted to a value being higher than the input voltage value
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- Dram (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に昇圧回路を内蔵する半
導体装置に関する。
導体装置に関する。
従来、この種の昇圧回路を内蔵する半導体装置は、ドレ
インとゲートが共通接続された複数の絶縁ゲート型電界
効果トランジスタをドレイン・ソース方向に直列接続し
た直列回路と、複数のトランジスタの各ドレイン・ゲー
ト接続点に一端を接続した複数の容量素子とを有し、こ
れら容量素子の他端に位相が逆になった二つの制御信号
を供給し、前記直列回路の一端より昇圧出力を得る構成
になっている。
インとゲートが共通接続された複数の絶縁ゲート型電界
効果トランジスタをドレイン・ソース方向に直列接続し
た直列回路と、複数のトランジスタの各ドレイン・ゲー
ト接続点に一端を接続した複数の容量素子とを有し、こ
れら容量素子の他端に位相が逆になった二つの制御信号
を供給し、前記直列回路の一端より昇圧出力を得る構成
になっている。
第４図はかかる従来の一例−を説明するための昇圧回路
図である。
図である。
第４図に示すように、かかる昇圧回路は複数の絶縁ゲー
ト型電界効果トランジスタ（以下、ＩＧＦＥＴと称す）
ＭＯ−Ｍ、からなる直列回路１と、この直列回路１の節
点に一端を接続した容量素子０１〜Ｃ，とを有し、これ
ら容量素子の他端にφ、φの制御クロックを供給するこ
とにより、入力された電源電圧ＶｃｃをＶ。ｕｔに昇圧
して出力する構成である。ここで、クロックφ、φは接
地電圧ＯＶと電源電圧■ｃｃとの間を位相差をもち振幅
する。
ト型電界効果トランジスタ（以下、ＩＧＦＥＴと称す）
ＭＯ−Ｍ、からなる直列回路１と、この直列回路１の節
点に一端を接続した容量素子０１〜Ｃ，とを有し、これ
ら容量素子の他端にφ、φの制御クロックを供給するこ
とにより、入力された電源電圧ＶｃｃをＶ。ｕｔに昇圧
して出力する構成である。ここで、クロックφ、φは接
地電圧ＯＶと電源電圧■ｃｃとの間を位相差をもち振幅
する。
上述した従来の昇圧回路において、Ｖｃｃが５ｖ程度の
ときは、Ｖ ｏ ｕ Ｌが２０〜３０Ｖと充分高い電圧
を発生することができるが、ＶＣＣを低電圧にすると■
。ｕｔは急激に低下する。これは昇圧電圧Ｖ ｏｕｔが
ＩＧＦＥＴの直列段数ｎと基本クロックφ、φの振幅電
圧■φ（ここではＶｃｃと等しい）とＩＧＦＥＴのしき
い値電圧Ｖｔとによって決定され、次の関係式が成り立
つためである。
ときは、Ｖ ｏ ｕ Ｌが２０〜３０Ｖと充分高い電圧
を発生することができるが、ＶＣＣを低電圧にすると■
。ｕｔは急激に低下する。これは昇圧電圧Ｖ ｏｕｔが
ＩＧＦＥＴの直列段数ｎと基本クロックφ、φの振幅電
圧■φ（ここではＶｃｃと等しい）とＩＧＦＥＴのしき
い値電圧Ｖｔとによって決定され、次の関係式が成り立
つためである。
■。工、峙ｎＸ（Ｖφ−ＶＴ）
Ｖ ｔ ＝ Ｖ ｔｏ＋ Ｋ Ｘ Ｖ ｏｕｔここで、
ＶＴは半導体基板とソースとの電位差によって生じるし
いき値電圧の増加分を含む動作時のしきい値電圧であり
、ＶＴｏは半導体基板とソースとの電位差が零の時のＩ
ＧＦＥＴのしきい値電圧である。一般にＶＴｏ峙Ｏ１♂
■、ｖｏｕｔ＝２０Ｖの時のＶｔ≠１．５ｖであるため
、上記関係式よりＶｃｃ−Ｖφが１．５ Ｖ以下ではＶ
ｏｕｔ ＝ ＯＶであり、また■ｃｃ＝■φ＝１．５
〜３．ＯＶでは、Ｖｃｃ＝５．ＯＶの時と同等の■。工
ｔを得るにはｎを充分に大きくしなければならない。
ＶＴは半導体基板とソースとの電位差によって生じるし
いき値電圧の増加分を含む動作時のしきい値電圧であり
、ＶＴｏは半導体基板とソースとの電位差が零の時のＩ
ＧＦＥＴのしきい値電圧である。一般にＶＴｏ峙Ｏ１♂
■、ｖｏｕｔ＝２０Ｖの時のＶｔ≠１．５ｖであるため
、上記関係式よりＶｃｃ−Ｖφが１．５ Ｖ以下ではＶ
ｏｕｔ ＝ ＯＶであり、また■ｃｃ＝■φ＝１．５
〜３．ＯＶでは、Ｖｃｃ＝５．ＯＶの時と同等の■。工
ｔを得るにはｎを充分に大きくしなければならない。
例えば、昇圧回路を内蔵する半導体装置の一分野である
電気的に書込み・消去可能なＲＯＭ （ＥＥＰＲＯＭ）
においては、第４図に示す昇圧回路を用いて書込み・消
去に必要な２５Ｖ程度の高電圧を発生させ書込み・消去
を行なっているが、電源電圧は以上の理由により５■以
下にすることが困難である。従って、市場の要求である
電池駆動１．５ Ｖ程度の低電圧化を計ろうとしても、
実現できないという欠点がある。
電気的に書込み・消去可能なＲＯＭ （ＥＥＰＲＯＭ）
においては、第４図に示す昇圧回路を用いて書込み・消
去に必要な２５Ｖ程度の高電圧を発生させ書込み・消去
を行なっているが、電源電圧は以上の理由により５■以
下にすることが困難である。従って、市場の要求である
電池駆動１．５ Ｖ程度の低電圧化を計ろうとしても、
実現できないという欠点がある。
本発明の目的は、かかる上記従来技術の問題点に鑑み提
案されたものであり、低電圧でも安定に動作すること、
すなわち高電圧を得ることのできる半導体装置を提供す
ることにある。
案されたものであり、低電圧でも安定に動作すること、
すなわち高電圧を得ることのできる半導体装置を提供す
ることにある。
本発明の半導体装置は、ドレインとゲートが共通接続さ
れた複数の絶縁ゲート型電界効果トランジスタをドレイ
ン・ソース方向に直列接続した直列回路と前記複数のト
ランジスタの各々のドレイン・ゲート接続点に一端を接
続した複数の容量素子とを半導体基板上に形成し、前記
各容量素子の一他端に供給される制御信号が隣り合った
前記容量素子に対して位相を異ならしめ、前記直列回路
のソース端から昇圧出力を得る半導体装置において、電
源電圧以上に昇圧された電圧と接地電圧とを周期的にそ
れぞれ振幅する制御信号作成回路を備え、この作成回路
から前記容量素子に二つの制御信号として供給するよう
に構成される。
れた複数の絶縁ゲート型電界効果トランジスタをドレイ
ン・ソース方向に直列接続した直列回路と前記複数のト
ランジスタの各々のドレイン・ゲート接続点に一端を接
続した複数の容量素子とを半導体基板上に形成し、前記
各容量素子の一他端に供給される制御信号が隣り合った
前記容量素子に対して位相を異ならしめ、前記直列回路
のソース端から昇圧出力を得る半導体装置において、電
源電圧以上に昇圧された電圧と接地電圧とを周期的にそ
れぞれ振幅する制御信号作成回路を備え、この作成回路
から前記容量素子に二つの制御信号として供給するよう
に構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための半導体装置
の昇圧回路図である。
の昇圧回路図である。
第１図に示すように、本実施例はドレインとゲートが共
通接続された（ｎ＋１）個のＩＧＦＥＴ Ｍｏ”””
Ｍ−をドレイン・ソース方向に直列接続し、電源電圧端
子ＶＣＣと昇圧出力端子■。Ｕ１間に配置された直列回
路１と、各トレイン・ゲート共通接続点に一端を接続し
たｎ個の容量素子０１〜Ｃ，と、これら容量素子Ｃ１〜
Ｃｆｉの他端に接続され且つ隣り合った容量素子（例え
ば、Ｃ１とＣ２）に対して位相が異なる二つの制御信号
ＣＬｌ。
通接続された（ｎ＋１）個のＩＧＦＥＴ Ｍｏ”””
Ｍ−をドレイン・ソース方向に直列接続し、電源電圧端
子ＶＣＣと昇圧出力端子■。Ｕ１間に配置された直列回
路１と、各トレイン・ゲート共通接続点に一端を接続し
たｎ個の容量素子０１〜Ｃ，と、これら容量素子Ｃ１〜
Ｃｆｉの他端に接続され且つ隣り合った容量素子（例え
ば、Ｃ１とＣ２）に対して位相が異なる二つの制御信号
ＣＬｌ。
Ｃｕ２を供給する二つの制御信号作成回路２．２′と、
この制御信号作成回路２，２′に複数位相のクロック（
φ、φ、φｌ〜φ４）を供給するクロック信号作成回路
（第２図で後述）とを有し、直列回路１のソース端より
昇圧出力■。■を得るように構成される。
この制御信号作成回路２，２′に複数位相のクロック（
φ、φ、φｌ〜φ４）を供給するクロック信号作成回路
（第２図で後述）とを有し、直列回路１のソース端より
昇圧出力■。■を得るように構成される。
上述した制御信号作成回路２は、ソースを電源電圧端子
ＶＣＣに、ゲートをクロックφにそれぞれ接続し基板電
位をＶＣＣにするｐ−ｃｈ ＩＧＦＥＴ Ｍｂｘと
、このＭｂｌのトレインをソースに、ゲートをクロック
φ３にそれぞれ接続しドレインから第一の制御信号ＣＬ
Ｉを出力するｎ−ｃｈデブレ−ジョン型ＩＧＦＥＴ
Ｍｂｚと、ドレインをＣｔ、を端子に、ゲートをφにそ
れぞれ接続しソースを接地したｎ−ｃｈ ＩＧＦＥＴ
Ｍｂｓと、一端をＣＬＩ端子に、他端をクロックφ
４にそれぞれ接続する容量素子Ｃｂｌとによって構成さ
れる制御信号Ｃｔｔ発生回路である。また、制御信号作
成回路２′は、ソースを電源電圧端子ＶＣＣに、ゲート
をφにそれぞれ接続し基板電位をＶＣＣにするｐ −ｃ
ｈ ＩＧＦＥＴ Ｍｂ４と、このＭｂ４のドレイン
をソースに、ゲートをクロックφ１にそれぞれ接続しド
レインから第二の制御信号ＣＬ２を出力するｎ−ｃｈデ
プレーション型ＩＧＦＥＴ Ｍｂｓと、ドレインをＣ
Ｌ２端子に、ゲートをφにそれぞれ接続しソースを接地
したｎ−ｃｈ ＩＧＦＥＴＭｂ６と、一端をＣＬ２端
子に、他端をクロックφ２にそれぞれ接続する容量素子
Ｃｂ２とによって構成される制御信号ＣＬ２発生回路で
ある。
ＶＣＣに、ゲートをクロックφにそれぞれ接続し基板電
位をＶＣＣにするｐ−ｃｈ ＩＧＦＥＴ Ｍｂｘと
、このＭｂｌのトレインをソースに、ゲートをクロック
φ３にそれぞれ接続しドレインから第一の制御信号ＣＬ
Ｉを出力するｎ−ｃｈデブレ−ジョン型ＩＧＦＥＴ
Ｍｂｚと、ドレインをＣｔ、を端子に、ゲートをφにそ
れぞれ接続しソースを接地したｎ−ｃｈ ＩＧＦＥＴ
Ｍｂｓと、一端をＣＬＩ端子に、他端をクロックφ
４にそれぞれ接続する容量素子Ｃｂｌとによって構成さ
れる制御信号Ｃｔｔ発生回路である。また、制御信号作
成回路２′は、ソースを電源電圧端子ＶＣＣに、ゲート
をφにそれぞれ接続し基板電位をＶＣＣにするｐ −ｃ
ｈ ＩＧＦＥＴ Ｍｂ４と、このＭｂ４のドレイン
をソースに、ゲートをクロックφ１にそれぞれ接続しド
レインから第二の制御信号ＣＬ２を出力するｎ−ｃｈデ
プレーション型ＩＧＦＥＴ Ｍｂｓと、ドレインをＣ
Ｌ２端子に、ゲートをφにそれぞれ接続しソースを接地
したｎ−ｃｈ ＩＧＦＥＴＭｂ６と、一端をＣＬ２端
子に、他端をクロックφ２にそれぞれ接続する容量素子
Ｃｂ２とによって構成される制御信号ＣＬ２発生回路で
ある。
第２図は第１図に示すクロック信号の作成回路図である
。
。
第２図に示すように、このクロック作成回路は、電源電
圧とＯＶとを周期的に振幅する基本クロックφから反転
基本クロックφを作成する反転器■１と、■を入力とし
φｄを出力する反転遅延回路Ｄ１と、アとφｄを入力と
する２ＮＡＮＤ回路ＮＡＩと、このＮＡＩの出力を入力
とじφｌを出力する反転器Ｉ２と、φ１を入力としφ１
．を出力する反転遅延回路Ｄ２と、φ１と−を入力とす
る２ＮＯＲ回路ＮＯＩと、このＮＯＩの出力とφとを入
力とする２ＮＡＮＤ回路ＮＡ２と、ＮＡ２の出力を入力
としφ２を出力とする反転器■３とにより、クロックφ
、φｌ、φ２を作り出す。
圧とＯＶとを周期的に振幅する基本クロックφから反転
基本クロックφを作成する反転器■１と、■を入力とし
φｄを出力する反転遅延回路Ｄ１と、アとφｄを入力と
する２ＮＡＮＤ回路ＮＡＩと、このＮＡＩの出力を入力
とじφｌを出力する反転器Ｉ２と、φ１を入力としφ１
．を出力する反転遅延回路Ｄ２と、φ１と−を入力とす
る２ＮＯＲ回路ＮＯＩと、このＮＯＩの出力とφとを入
力とする２ＮＡＮＤ回路ＮＡ２と、ＮＡ２の出力を入力
としφ２を出力とする反転器■３とにより、クロックφ
、φｌ、φ２を作り出す。
また、このクロック作成回路は、φを入力としてｉを出
力する反転遅延回路り、と、φ、７−−を入力とする２
ＮＡＮＤ回路ＮＡ３と、ＮＡ３の出力を入力としφ３を
出力する反転器Ｉ４と、φ３を入力としφ３ｄを出力す
る反転遅延回路Ｄ４と、φ３とφ３ｄを入力とする２Ｎ
ＯＲ回路ＮＯ２と、このＮＯ２の出力とφとを入力とす
る２ＮＡＮＤ回路ＮＡ４と、このＮＡ４の出力を入力と
しφ４を出力とする反転器■５とにより、クロックφ３
゜φ４を作り出す。
力する反転遅延回路り、と、φ、７−−を入力とする２
ＮＡＮＤ回路ＮＡ３と、ＮＡ３の出力を入力としφ３を
出力する反転器Ｉ４と、φ３を入力としφ３ｄを出力す
る反転遅延回路Ｄ４と、φ３とφ３ｄを入力とする２Ｎ
ＯＲ回路ＮＯ２と、このＮＯ２の出力とφとを入力とす
る２ＮＡＮＤ回路ＮＡ４と、このＮＡ４の出力を入力と
しφ４を出力とする反転器■５とにより、クロックφ３
゜φ４を作り出す。
次に、本実施例の昇圧回路動作について、第３図を用い
て説明する。
て説明する。
第３図は第１図に示す昇圧回路の動作を説明するための
各種信号電圧および節点電圧のタイミング図である。尚
、この場合、電源電圧Ｖｃｃ−”１．５■程度のケース
について述べる。
各種信号電圧および節点電圧のタイミング図である。尚
、この場合、電源電圧Ｖｃｃ−”１．５■程度のケース
について述べる。
第３図に示すように、基本クロックφはＯＶと１．５
Ｖとの振幅を周期ｔで繰り返し、１．５ Ｖである時間
はｔ＋ ＯＶである時間はｔ２で表わされる。反転基
本クロックφは同じ周期ｔを持ち、１．５ Ｖである時
間は’ｌ−２、ＯＶである時間はｔｌで表わされる。ク
ロックφ３は周期ｔで繰り返し、基本クロックφが０■
から１．５ Ｖに変化するのに同期してＯＶから１．５
Ｖに変化し、１．５ Ｖを保持する時間は反転遅延回
路Ｄ３によって設定されるｔＩ′である。したがって、
時間ｔ１後クロックφ３は１．５ ＶからＯＶに変化す
る。また、クロックφ４はクロックφ３が１．５Ｖから
０■に変化すると同時に０■から１．５ Ｖに変化し、
基本クロックφが１．５ ＶからＯＶに立下るまで１．
５ Ｖを保持し、しかる後０■に変化する。この時間は
ｔ１″である。同様に、クロックφ１はｔ２の期間１．
５■であり、その他の期間は０■である。更に、クロッ
クφ２はｔ２の期間１．５ Ｖであり、その他の期間は
ＯＶである０以上のように、クロックφ重〜φ４は基本
クロックφにより時分割された信号として作成され、基
本クロックφと同じ周期をもってＯＶと１．５ Ｖとを
振幅する。
Ｖとの振幅を周期ｔで繰り返し、１．５ Ｖである時間
はｔ＋ ＯＶである時間はｔ２で表わされる。反転基
本クロックφは同じ周期ｔを持ち、１．５ Ｖである時
間は’ｌ−２、ＯＶである時間はｔｌで表わされる。ク
ロックφ３は周期ｔで繰り返し、基本クロックφが０■
から１．５ Ｖに変化するのに同期してＯＶから１．５
Ｖに変化し、１．５ Ｖを保持する時間は反転遅延回
路Ｄ３によって設定されるｔＩ′である。したがって、
時間ｔ１後クロックφ３は１．５ ＶからＯＶに変化す
る。また、クロックφ４はクロックφ３が１．５Ｖから
０■に変化すると同時に０■から１．５ Ｖに変化し、
基本クロックφが１．５ ＶからＯＶに立下るまで１．
５ Ｖを保持し、しかる後０■に変化する。この時間は
ｔ１″である。同様に、クロックφ１はｔ２の期間１．
５■であり、その他の期間は０■である。更に、クロッ
クφ２はｔ２の期間１．５ Ｖであり、その他の期間は
ＯＶである０以上のように、クロックφ重〜φ４は基本
クロックφにより時分割された信号として作成され、基
本クロックφと同じ周期をもってＯＶと１．５ Ｖとを
振幅する。
次に、上述したクロック（φ、φ、φ１〜φ４が第１図
に示す制御信号作成回路に与えられたときの動作を第３
図を中心にして説明する。
に示す制御信号作成回路に与えられたときの動作を第３
図を中心にして説明する。
まず、制御信号ＣＬ！について述べる。ｔｌの期間、φ
＝φｓ＝１．５Ｖで且つその他の信号は０■であるため
、Ｉ Ｇ Ｆ Ｅ Ｔ Ｍ ｂｌ、 Ｍ ｂｚはオン
、Ｍｂｓはオフである。従って、ＣＬｌはＶＣＣ電位（
１，５Ｖ）になる０次に、を皇の期間、φ３が１．５
ＶからＯＶに下がるため、Ｍｂ２はオフとなり、まなφ
４が０■から１．５ Ｖに立上がるため、Ｃｔｔは容量
素子Ｃｂｌを介して１．５ Ｖから３．０■まで昇圧さ
れる。この時、制御信号端子ＣＬ１に接続されているＭ
ｂ２． Ｍｂ３共にオフであるため、ＣＬｌは３．ＯＶ
をｔｌの期間保持する。次に、ｔ２′ｔ２の期間、すな
わちｔｌの期間、φが１．５ Ｖ、φ３がＯｖであるた
め、Ｍｂｌ、Ｍｂ２はオフ、Ｍｂ。
＝φｓ＝１．５Ｖで且つその他の信号は０■であるため
、Ｉ Ｇ Ｆ Ｅ Ｔ Ｍ ｂｌ、 Ｍ ｂｚはオン
、Ｍｂｓはオフである。従って、ＣＬｌはＶＣＣ電位（
１，５Ｖ）になる０次に、を皇の期間、φ３が１．５
ＶからＯＶに下がるため、Ｍｂ２はオフとなり、まなφ
４が０■から１．５ Ｖに立上がるため、Ｃｔｔは容量
素子Ｃｂｌを介して１．５ Ｖから３．０■まで昇圧さ
れる。この時、制御信号端子ＣＬ１に接続されているＭ
ｂ２． Ｍｂ３共にオフであるため、ＣＬｌは３．ＯＶ
をｔｌの期間保持する。次に、ｔ２′ｔ２の期間、すな
わちｔｌの期間、φが１．５ Ｖ、φ３がＯｖであるた
め、Ｍｂｌ、Ｍｂ２はオフ、Ｍｂ。
はオンになり、したがってＣＬＩは０■になる。
一方、制御信号ＣＬ２についてみると、前述したＣＬＩ
と同様にｔｌの期間はＯＶであり、ｔ２′の期間は１．
５Ｖ、ｔｚの期間は３．０Ｖになる。尚、Ｎａは第１図
に示すトランジスタＭ。とＭｌとの節点の電圧波形であ
る。
と同様にｔｌの期間はＯＶであり、ｔ２′の期間は１．
５Ｖ、ｔｚの期間は３．０Ｖになる。尚、Ｎａは第１図
に示すトランジスタＭ。とＭｌとの節点の電圧波形であ
る。
このようにして、二つの位相の異なる昇圧された制御信
号ＣＬｌ ＋ ＣＬ２はＯＶと３Ｖとの間を振幅する制
御信号として作り出され、これを第１図に示す直列回路
１のＣ１〜Ｃ０の他端に供給する。
号ＣＬｌ ＋ ＣＬ２はＯＶと３Ｖとの間を振幅する制
御信号として作り出され、これを第１図に示す直列回路
１のＣ１〜Ｃ０の他端に供給する。
これにより、ＣＬ ｌ ＋ ＣＬ２は３、Ｏｖになり、
ＶＣＣ＝＝１．５ Ｖのときでも昇圧出力■。ｕｔは高
電圧を得ることができる。
ＶＣＣ＝＝１．５ Ｖのときでも昇圧出力■。ｕｔは高
電圧を得ることができる。
以上説明したように、本発明の半導体装置は直列回路に
入力される２つの制御信号を昇圧する回路を用い、電源
電圧以上に昇圧した制御信号を作り出すことにより、低
電圧電源でも高電圧を得ることができ、安定な動作を実
現することができるという効果がある。
入力される２つの制御信号を昇圧する回路を用い、電源
電圧以上に昇圧した制御信号を作り出すことにより、低
電圧電源でも高電圧を得ることができ、安定な動作を実
現することができるという効果がある。
第１図は本発明の一実施例を説明するための半導体装置
の昇圧回路図、第２図は第１図に示すクロック信号の作
成回路図、第３図は第１図に示す昇圧回路の動作を説明
するための各種信号電圧および節点電圧のタイミング図
、第４図は従来の一例を説明するための昇圧回路図であ
る。 １・・・直列回路、２．２′・・・制御信号作成回路、
Ｍｏ〜Ｍ、・・・絶縁ゲート型電界効果トランジスタ（
ＩＧＦＥＴ） 、Ｃ，〜Ｃ，・・・容量素子、Ｍｂｌ。 Ｍ、４−−−ｐ−ｃ ｈ ＩＧＦ ＥＴ 、 Ｍｂ
ｚ、 Ｍｂｉ。 Ｍｂ５． Ｍｂ６−・−ｎ ｃ ｈ Ｉ ＧＦ Ｅ
Ｔ、 ＣＬＩ。 ＣＬ２・・・制御信号（端子）、φ、φ、φ１〜φ４・
・・クロック、Ｎａ・・・節点（電圧）、■、〜■５・
・・反転器（インバータ） Ｄ１〜Ｄ４・・・反転遅
延回路、ＮＡＩ〜ＮＡ４・・・ＮＡＮＤ回路、ＮＯＩ。 ＮＯ２・・・ＮＯＲ回路。
の昇圧回路図、第２図は第１図に示すクロック信号の作
成回路図、第３図は第１図に示す昇圧回路の動作を説明
するための各種信号電圧および節点電圧のタイミング図
、第４図は従来の一例を説明するための昇圧回路図であ
る。 １・・・直列回路、２．２′・・・制御信号作成回路、
Ｍｏ〜Ｍ、・・・絶縁ゲート型電界効果トランジスタ（
ＩＧＦＥＴ） 、Ｃ，〜Ｃ，・・・容量素子、Ｍｂｌ。 Ｍ、４−−−ｐ−ｃ ｈ ＩＧＦ ＥＴ 、 Ｍｂ
ｚ、 Ｍｂｉ。 Ｍｂ５． Ｍｂ６−・−ｎ ｃ ｈ Ｉ ＧＦ Ｅ
Ｔ、 ＣＬＩ。 ＣＬ２・・・制御信号（端子）、φ、φ、φ１〜φ４・
・・クロック、Ｎａ・・・節点（電圧）、■、〜■５・
・・反転器（インバータ） Ｄ１〜Ｄ４・・・反転遅
延回路、ＮＡＩ〜ＮＡ４・・・ＮＡＮＤ回路、ＮＯＩ。 ＮＯ２・・・ＮＯＲ回路。
Claims (1)
- ドレインとゲートが共通接続された複数の絶縁ゲート型
電界効果トランジスタをドレイン・ソース方向に直列接
続した直列回路と前記複数のトランジスタの各々のドレ
イン・ゲート接続点に一端を接続した複数の容量素子と
を半導体基板上に形成し、前記各容量素子の他端に供給
される制御信号が隣り合った前記容量素子に対して位相
を異ならしめ、前記直列回路のソース端から昇圧出力を
得る半導体装置において、電源電圧以上に昇圧された電
圧と接地電圧とを周期的にそれぞれ振幅する制御信号作
成回路を備え、この作成回路から前記容量素子に二つの
制御信号として供給することを特徴とする半導体装置。
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| JP63176617A JP2503596B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
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