JPH02264479A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPH02264479A
JPH02264479A JP2002647A JP264790A JPH02264479A JP H02264479 A JPH02264479 A JP H02264479A JP 2002647 A JP2002647 A JP 2002647A JP 264790 A JP264790 A JP 264790A JP H02264479 A JPH02264479 A JP H02264479A
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polysilicon level
transistor
transistors
integrated circuit
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Bernard Guillaumot
ベルナール　ギュロモー
Albert Bergemont
アルベール　ベルジェモン
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STMicroelectronics lnc USA
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SGS Thomson Microelectronics SA
SGS Thomson Microelectronics Inc
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は集積回路の製造方法に関する。
（従来の技術） 本発明は特にエレクトリカルプログラマブル不揮発性フ
ローティングゲートトランジスタ（ＥＦＲＯＭメモリ）
、高電位トランジスタ及びロジックトランジスタを同時
に製造するための方法に関する。またロジックトランジ
スタ及びメモリトランジスタは大変小さなチャネル長（
０，５μｍ）を有し、かつ高電位トランジスタのチャネ
ル長は約０．８〜１μｍである。
そのようなアセンブラにおいて、本発明はメモリトラン
ジスタ及び高電位トランジスタの厚さより薄いゲート酸
化物からなるロジックトランジスタを選択することを提
供し、このロジックトランジスタは３．３ボルトの電圧
で立ち上がりやすい。
普通の回路では、ロジックトランジスタに供給される電
圧は５ボルトで、チャネル長が０．５μｍに減少すると
ゲート酸化物におけるホットキャリヤはトラップされる
のでトランジスタの寿命は短くなる。
３．３ボルトへの電圧降下は例えば回路において集積化
された電圧減少を形成することによって達成される。
ＭＯＳ　）ランジスタのドレインとソースとの間の電流
は相互的にゲート酸化物層の厚さに比例する。ロジック
トランジスタの薄ゲート酸化物層は高電流値と十分な性
能を維持できる。
メモリトランジスタ及び高電位トランジスタは例えば１
０ボルトの電圧で立ち上がる。
（発明の概要） これらの目的を実現するために、本発明はメモリフロー
ティングゲートトランジスタ、高電位トランジスタ及び
ロジックトランジスタからなるＭＯ３形集積回路の製造
方法において、次の工程からなる方法を提供する。
各トランジスタの構成部分の間に酸化物厚層な形成する
工程ａ）と、 各前記酸化物厚層の間に第１ゲート酸化物層を形成する
工程ｂ）と、 第１ポリシリコンレベルと分離層を堆積する工程Ｃ）と
、 記憶領域において分離層と第１ポリシリコンレベルから
なる二重層をエツチングする工程ｄ）と、記憶領域にお
いて第１ポリシリコンレベルのエツジの見掛けの層で側
面を分離する工程ｅ）と、分離層、第１ポリシリコンレ
ベル及び第１ゲート酸化物層をロジックトランジスタの
部分でエツチングする工程ｆ）と、 第２ゲート酸化物層を形成し、かつ第２ポリシリコンレ
ベルを堆積する工程ｇ）と、 第２ポリシリコンレベル及び分離層を高電位トランジス
タの部分でエツチングする工程ｈ）と、記憶領域で、か
つロジックトランジスタの部分で第２ポリシリコンレベ
ルと、高電位トランジスタの部分で第１ポリシリコンレ
ベルとを同時にエツチングする工程ｉ）と、 記憶領域において分離層及び第１ポリシリコンレベルを
工程ｉ）でエツチングされた第２ポリシリコンレベルに
対して垂直にエツチングする工程ｊ）と、 種々のトランジスタのソースとドレインの打込みを形成
する工程ｋ）と、 分離層を堆積し、かつ記憶領域のための接点、高電位ト
ランジスタ及びロジックトランジスタを形成する工程１
）とである。
（実施例） 以下、本発明の一実施例を図面に基づいて説明する。
第１図は中間生成物の製造工程を示し、詳細にはＥＦＲ
ＯＭメモリフローティングゲートトランジス夕（構成部
砕工）、ロジックトランジスタ（構成部分■）及び高電
位トランジスタ（構成部分■）からなる集積回路の部分
断面図である。この複合は基板１上に形成される。酸化
物厚層２は各トランジスタの各部分の間に形成される。
各酸化物厚層２の間には第１ゲート酸化物層３が形成さ
れる。第１ポリシリコンレベル４と分離層５が堆積され
る。分離層５と第１ポリシリコンレベル４は第１ポリシ
リコンレベル上での分離層である二重層を明確にするた
めに記憶領域においてエツチングされる。コーナ酸化物
領域と呼ばれる酸化物領域７は第１ポリシリコンレベル
４の見掛は上側面のエツジで記憶領域において形成され
る。
酸化物厚層２は例えば７００ｎｍの厚さを有し、ゲート
酸化物層３は例えば２０ｎｍの厚さ−を有する。
分離層５は例えば３つのレベル、シリコン／酸素、シリ
コン／窒化物、シリコン／酸化物（ＯＮＯ）のサンドイ
ッチ状によって組成される。
第２図は記憶領域と高電位トランジスタの部分のホトレ
ジスト１１でのマスキング後、及び分離層５、第１ポリ
シリコンレベル４及びロジックトランジスタの構成部分
■でのゲート酸化物層３のエツチング後の回路の部分断
面を示す図である。
その後ホトレジスト１１は除去される。
第３図に示す工程において、第２ゲート酸化物層１６は
記憶領域においてかつ高電位トランジスタの構成部分で
形成され、この第２ゲート酸化物層１６は分離層５と混
合されておりこのことは図示されていない。また第２ポ
リシリコンレベル１７が堆積される。
ゲート酸化物層１６は例えば１２ｎｍの厚さを有する。
コーナ酸化物層７は第１ポリシリコンレベル４のエツジ
から第２ポリシリコンレベル１７を記憶領域において分
離することができる。
第４図に示す工程において、記憶領域及びロジックトラ
ンジスタの部分はホトレジスト２１でマスキングされ、
分１７１５と共に第２ポリシリコンレベル１７は高電位
トランジスタの部分でエツチングされる。
その後ホトレジスト２１は除去される。
次に、記憶領域で、かつロジックトランジスタの部分で
の第２ポリシリコンレベル１７と、高電位トランジスタ
の部分で第１ポリシリコンレベル４を同時にエツチング
する。記憶領域に形成された第２ポリシリコンレベル１
７の層はＥＰＲＯＭメモリのワードラインを組成する。
記憶領域において、メモリトランジスタのフローティン
グゲートを形成するために分離層５及び第１ポリシリコ
ンレベル４をワードラインに対して垂直にエツチングす
る。
種々のトランジスタのソースとドレインの層が打込まれ
る。分離層は全回路及び記憶領域の接点上に堆積され、
高電位トランジスタ及びロジックトランジスタが形成さ
れることとなる。
この製造方法は、記憶領域で、かつロジックトランジス
タの部分での第２ポリシリコンレベル１７と、高電位ト
ランジスタの部分で第１ポリシリコンレベル４とを同時
にエツチングする前の、特にこの層の下に配列されたポ
リシリコンレベルな結合された電気特性を改善するため
の付加シリコン層による堆積を介して完全なものとなる
。
（発明の効果） 以上説明したように、本発明による製造方法によれば、
エレクトリカルプログラマブル不揮発性フローティング
ゲートトランジスタ（ＥＰＲＯＭメモリ）、高電位トラ
ンジスタ及びロジックトランジスタを同時に製造できる
。
【図面の簡単な説明】
第１図〜第４図は本発明の一実施例における各製造工程
を示す部分断面図である。 １　・ ２　φ ３　・ ４　会 ５　・ １１．２１ １６・　・ 基板、 酸化物厚層、 第１ゲート酸化物層、 第１ポリシリコンレベル、 分離層、 ・・ホトレジスト、 第２ゲート酸化物層、 第２ポリシリコンレベル。 エ Ｈ ＸＸ工 Ｅ’ｉｇｕｒｅ

Claims (1)

  1. 【特許請求の範囲】 【１】メモリフローティングゲートトランジスタ、高電
    位トランジスタ及びロジックトランジスタからなるＭＯ
    Ｓ形集積回路の製造方法において、各トランジスタの構
    成部分の間に酸化物厚層（２）を形成する工程（ａ）と
    、 各前記酸化物厚層（２）の間に第１ゲート酸化物層（３
    ）を形成する工程（ｂ）と、 第１ポリシリコンレベル（４）と分離層（５）を堆積す
    る工程（ｃ）と、 記憶領域において前記分離層（５）と前記第１ポリシリ
    コンレベル（４）からなる二重層をエッチングする工程
    （ｄ）と、 記憶領域において前記第１ポリシリコンレベル（４）の
    エッジの見掛けの層（７）で側面を分離する工程（ｅ）
    と、 前記分離層（５）、前記第１ポリシリコンレベル（４）
    及び前記第１ゲート酸化物層（３）をロジックトランジ
    スタの部分でエッチングする工程（ｆ）と、第２ゲート
    酸化物層（１６）を形成し、かつ第２ポリシリコンレベ
    ル（１７）を堆積する工程（ｇ）と、前記第２ポリシリ
    コンレベル（１７）及び前記分離層（５）を高電位トラ
    ンジスタの部分てエッチングする工程（ｈ）と、 記憶領域で、かつロジックトランジスタの部分て第２ポ
    リシリコンレベル（１７）と、高電位トランジスタの部
    分で第１ポリシリコンレベル（４）とを同時にエッチン
    グする工程（ｉ）と、 記憶領域において前記分離層（５）及び前記第１ポリシ
    リコンレベル（４）を工程（ｉ）でエッチングされた第
    ２ポリシリコンレベル（１７）に対して垂直にエッチン
    グする工程（ｊ）と、 種々のトランジスタのソースとドレインの打込みを形成
    する工程（ｋ）と、 分離層を堆積し、かつ記憶領域のための接点、高電位ト
    ランジスタ及びロジックトランジスタを形成する工程（
    １）と、 からなる集積回路の製造方法。 【２】珪素化合物で作られた付加層が工程（ｉ）が実施
    される前に堆積される請求項１記載の集積回路の製造方
    法。 【３】分離層（５）は３つのレベル、シリコン／酸素、
    シリコン／窒化物、シリコン／酸化物のサンドイッチ状
    によって組成される請求項１記載の集積回路の製造方法
    。
JP2002647A 1989-01-17 1990-01-11 集積回路の製造方法 Pending JPH02264479A (ja)

Applications Claiming Priority (2)

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FR8901228A FR2642901B1 (fr) 1989-01-17 1989-01-17 Procede de fabrication simultanee de transistors mos a grille flottante, haute tension et logiques
FR8901228 1989-01-17

Publications (1)

Publication Number Publication Date
JPH02264479A true JPH02264479A (ja) 1990-10-29

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JP2002647A Pending JPH02264479A (ja) 1989-01-17 1990-01-11 集積回路の製造方法

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EP (1) EP0379449A1 (ja)
JP (1) JPH02264479A (ja)
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FR2642901B1 (fr) 1991-05-10
FR2642901A1 (fr) 1990-08-10
EP0379449A1 (fr) 1990-07-25

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