JPH0416019B2 - - Google Patents
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- Publication number
- JPH0416019B2 JPH0416019B2 JP60085852A JP8585285A JPH0416019B2 JP H0416019 B2 JPH0416019 B2 JP H0416019B2 JP 60085852 A JP60085852 A JP 60085852A JP 8585285 A JP8585285 A JP 8585285A JP H0416019 B2 JPH0416019 B2 JP H0416019B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- groove
- silicon
- silicon substrate
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の素子間分離領域の形
成方法に関する。
成方法に関する。
この発明は、半導体装置の素子間分離法として
使用されている溝形成方法の改良に関するもの
で、溝形成された半導体基体上に多結晶シリコン
を積層後、リンシリケートガラスを気相成長させ
ることにより半導体基板の表面を平坦化させ、次
に酸化性雰囲気中で多結晶シリコンを酸化した
後、酸化膜を除去すると、溝部がシリコン酸化膜
と多結晶シリコンで埋めこまれた素子分離領域が
形成できる。上記方法により作成された半導体基
板の表面は凹凸の少ない平坦な面となる。
使用されている溝形成方法の改良に関するもの
で、溝形成された半導体基体上に多結晶シリコン
を積層後、リンシリケートガラスを気相成長させ
ることにより半導体基板の表面を平坦化させ、次
に酸化性雰囲気中で多結晶シリコンを酸化した
後、酸化膜を除去すると、溝部がシリコン酸化膜
と多結晶シリコンで埋めこまれた素子分離領域が
形成できる。上記方法により作成された半導体基
板の表面は凹凸の少ない平坦な面となる。
半導体装置が微細化するに従い、素子間分離領
域も選択酸化法（たとえばLOCOS法）から溝形
成法（たとえばトレンチ法）に変わりつつある。
これまでに実施または提案されている溝形成方法
（たとえばトレンチ法）に変りつつある。これま
でに実施または提案されている溝形成方法は以下
の通りである。第２図ａに示す様に、素子間分離
領域となる部分１１のシリコン基板１をエツチン
グし、シリコン基板表面を酸化する。次に第２図
ｂに示す様に、多結晶シリコンを積層し、溝部を
埋める。この時、溝のない部分にも多結晶シリコ
ン４が積層するので、溝部の上部にくぼみ５がで
きる。次に、第２図ｃに示す様に、レジスト等の
有機膜１２を塗布し、表面を平坦化させた後、レ
ジスト１２と多結晶シリコン４のエツチング速度
のほぼ等しいガスを用いた反応性イオンエツチン
グにて、レジスト１２および多結晶シリコン４を
エツチングし、半導体表面を平坦化する。次に第
２図ｄに示す様に素子領域上に残存する多結晶シ
リコンおよびシリコン基板を酸化する。その後、
酸化膜１３を除去して、第２図ｅに示す様に、素
子分離領域１４の形成が完了する。
域も選択酸化法（たとえばLOCOS法）から溝形
成法（たとえばトレンチ法）に変わりつつある。
これまでに実施または提案されている溝形成方法
（たとえばトレンチ法）に変りつつある。これま
でに実施または提案されている溝形成方法は以下
の通りである。第２図ａに示す様に、素子間分離
領域となる部分１１のシリコン基板１をエツチン
グし、シリコン基板表面を酸化する。次に第２図
ｂに示す様に、多結晶シリコンを積層し、溝部を
埋める。この時、溝のない部分にも多結晶シリコ
ン４が積層するので、溝部の上部にくぼみ５がで
きる。次に、第２図ｃに示す様に、レジスト等の
有機膜１２を塗布し、表面を平坦化させた後、レ
ジスト１２と多結晶シリコン４のエツチング速度
のほぼ等しいガスを用いた反応性イオンエツチン
グにて、レジスト１２および多結晶シリコン４を
エツチングし、半導体表面を平坦化する。次に第
２図ｄに示す様に素子領域上に残存する多結晶シ
リコンおよびシリコン基板を酸化する。その後、
酸化膜１３を除去して、第２図ｅに示す様に、素
子分離領域１４の形成が完了する。
しかし、従来行なわれている溝形成方法は、以
下に示す問題点があつた。第一にレジストと多結
晶シリコンとのエツチング速度の等しい条件を見
出すことが困難であることが挙げられる。第二に
平坦化を保ちながらエツチングするには高価な反
応性ドライエツチング装置を使用する必要があ
り、そのためにシリコン基板にプラズマダメツジ
等の損傷を与えるおそれがあることが挙げられ
る。
下に示す問題点があつた。第一にレジストと多結
晶シリコンとのエツチング速度の等しい条件を見
出すことが困難であることが挙げられる。第二に
平坦化を保ちながらエツチングするには高価な反
応性ドライエツチング装置を使用する必要があ
り、そのためにシリコン基板にプラズマダメツジ
等の損傷を与えるおそれがあることが挙げられ
る。
上記問題点を解決するためにこの発明は、多結
晶シリコンを積層後、表面の凹凸をなくし平坦化
するためにリンシリケートガラスを気相成長し、
その後熱酸化を行ない多結晶シリコンを酸化し、
この酸化膜を化学的に除去することにより、素子
分離領域を形成するようにした。
晶シリコンを積層後、表面の凹凸をなくし平坦化
するためにリンシリケートガラスを気相成長し、
その後熱酸化を行ない多結晶シリコンを酸化し、
この酸化膜を化学的に除去することにより、素子
分離領域を形成するようにした。
気相成長させたリンシリケートガラスは、酸化
シリコンと同様の膜質を有し、熱酸化後は多結晶
シリコンの酸化膜と同一となる。この熱酸化膜は
溶液にてエツチングできるため、ドライエツチン
グの様な損傷が残ることはない。
シリコンと同様の膜質を有し、熱酸化後は多結晶
シリコンの酸化膜と同一となる。この熱酸化膜は
溶液にてエツチングできるため、ドライエツチン
グの様な損傷が残ることはない。
以下にこの発明の実施例を図面にもとづいて説
明する。第１図ａにおいて、素子分離領域となる
部分のシリコンをエツチングすることにより基板
シリコン１内に溝２を形成する。次に第１図ｂに
示す様に、基板シリコン１を熱酸化し表面に熱酸
化膜３を形成した後に、気相成長法を用いて多結
晶シリコン膜４を成長させ溝部を完全に埋める。
この時溝のない所にも多結晶シリコン膜４が成長
するので溝の上部にくぼみ５が生ずる。このくぼ
みによる凹凸を少なくするために、第１図ｃに示
す様に、リンシリケートガラスを気相成長する。
気相成長後、800〜1200度Ｃの熱処理を行ない、
リンシリケートガラスの表面を滑らかにする。
明する。第１図ａにおいて、素子分離領域となる
部分のシリコンをエツチングすることにより基板
シリコン１内に溝２を形成する。次に第１図ｂに
示す様に、基板シリコン１を熱酸化し表面に熱酸
化膜３を形成した後に、気相成長法を用いて多結
晶シリコン膜４を成長させ溝部を完全に埋める。
この時溝のない所にも多結晶シリコン膜４が成長
するので溝の上部にくぼみ５が生ずる。このくぼ
みによる凹凸を少なくするために、第１図ｃに示
す様に、リンシリケートガラスを気相成長する。
気相成長後、800〜1200度Ｃの熱処理を行ない、
リンシリケートガラスの表面を滑らかにする。
次に第１図ｄに示す様に、高温酸化性雰囲気に
て熱酸化し溝のない所に存在する多結晶シリコン
を全部酸化する。溝の上部に存在する多結晶シリ
コンの厚みｍは溝のない部分ｎに比べ薄いが、リ
ンシリケートガラスの層が厚い為、溝のない所と
同一の高さを保ちながら酸化され、酸化膜界面は
シリコン基板全面にわたり平坦である。さらに、
多結晶シリコンの熱酸化速度は単結晶シリコンの
酸化と同様に制御が容易であるから、溝のない部
分に存在する多結晶シリコンの全部を酸化ししか
もシリコン基板を酸化させない様にする事も可能
である。仮に、シリコン基板が少し酸化されても
シリコン基板に問題が生ずる事もないし、溝部と
の間の酸化膜界面の段差が特に大きくなる事もな
い。以上の様に多結晶シリコンを酸化する事によ
り溝に埋めこまれている多結晶シリコン８の上端
面９を溝のない部分のシリコン基板の表面１０と
同一の高さになるようにできる。以上の様にして
形成したリンシリケートガラスと多結晶シリコン
の熱酸化膜を溶液（たとえば希釈フツ酸液）を用
いてエツチングし、第１図ｅに示す様に溝のない
部分（素子領域）のシリコン表面１０を露出させ
る。溝部の多結晶シリコン８と素子領域のシリコ
基板表面１０はほぼ同一の高さである為、オーバ
ーエツチングしても間にある熱酸化膜が少しへこ
む程度で平坦度に影響がない。以上の様にして、
多結晶シリコン８で埋め込まれた溝部は素子分離
領域１４となり、素子領域１５との段差も少ない
為、半導体装置が全体が平坦となり配線の段切れ
現象もなくなる。
て熱酸化し溝のない所に存在する多結晶シリコン
を全部酸化する。溝の上部に存在する多結晶シリ
コンの厚みｍは溝のない部分ｎに比べ薄いが、リ
ンシリケートガラスの層が厚い為、溝のない所と
同一の高さを保ちながら酸化され、酸化膜界面は
シリコン基板全面にわたり平坦である。さらに、
多結晶シリコンの熱酸化速度は単結晶シリコンの
酸化と同様に制御が容易であるから、溝のない部
分に存在する多結晶シリコンの全部を酸化ししか
もシリコン基板を酸化させない様にする事も可能
である。仮に、シリコン基板が少し酸化されても
シリコン基板に問題が生ずる事もないし、溝部と
の間の酸化膜界面の段差が特に大きくなる事もな
い。以上の様に多結晶シリコンを酸化する事によ
り溝に埋めこまれている多結晶シリコン８の上端
面９を溝のない部分のシリコン基板の表面１０と
同一の高さになるようにできる。以上の様にして
形成したリンシリケートガラスと多結晶シリコン
の熱酸化膜を溶液（たとえば希釈フツ酸液）を用
いてエツチングし、第１図ｅに示す様に溝のない
部分（素子領域）のシリコン表面１０を露出させ
る。溝部の多結晶シリコン８と素子領域のシリコ
基板表面１０はほぼ同一の高さである為、オーバ
ーエツチングしても間にある熱酸化膜が少しへこ
む程度で平坦度に影響がない。以上の様にして、
多結晶シリコン８で埋め込まれた溝部は素子分離
領域１４となり、素子領域１５との段差も少ない
為、半導体装置が全体が平坦となり配線の段切れ
現象もなくなる。
この発明は以上説明した様に、リンシリケート
ガラスの気相成長による平坦化と多結晶シリコン
の酸化法を用いることにより、溝埋込素子分離領
域を形成でき、素子の損傷を少なくし、工程の簡
略化および経費の節減に効果がある。
ガラスの気相成長による平坦化と多結晶シリコン
の酸化法を用いることにより、溝埋込素子分離領
域を形成でき、素子の損傷を少なくし、工程の簡
略化および経費の節減に効果がある。
第１図ａ〜ｅはこの発明の半導体装置の製造方
法を示す工程順の断面図、第２図ａ〜ｅは半導体
装置の従来の製造方法を示す工程順の断面図。 １……シリコン基板、２……溝、３，７……シ
リコン酸化膜、４，８……多結晶シリコン膜、５
……くぼみ、６……リンシリケートガラス、１４
……素子分離領域、１５……素子形成領域。
法を示す工程順の断面図、第２図ａ〜ｅは半導体
装置の従来の製造方法を示す工程順の断面図。 １……シリコン基板、２……溝、３，７……シ
リコン酸化膜、４，８……多結晶シリコン膜、５
……くぼみ、６……リンシリケートガラス、１４
……素子分離領域、１５……素子形成領域。
Claims (1)
- １ 素子間の分離領域となる部分のシリコン基板
をエツチングし溝を形成する工程と、前記シリコ
ン基板表面を酸化する工程と、多結晶シリコンを
積層し前記溝部を埋める工程と、リンシリケート
ガラスを気相成長する工程と、リンシリケートガ
ラスを熱処理する工程と、酸化性雰囲気にて前記
多結晶シリコンを酸化する工程と、素子領域上に
積層している酸化膜をエツチングする工程とを有
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085852A JPS61244043A (ja) | 1985-04-22 | 1985-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085852A JPS61244043A (ja) | 1985-04-22 | 1985-04-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61244043A JPS61244043A (ja) | 1986-10-30 |
| JPH0416019B2 true JPH0416019B2 (ja) | 1992-03-19 |
Family
ID=13870400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085852A Granted JPS61244043A (ja) | 1985-04-22 | 1985-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61244043A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2556128B2 (ja) * | 1989-02-28 | 1996-11-20 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2006324644A (ja) * | 2005-04-18 | 2006-11-30 | Nec Electronics Corp | 半導体装置の製造方法 |
-
1985
- 1985-04-22 JP JP60085852A patent/JPS61244043A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61244043A (ja) | 1986-10-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
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