JPH022682A - 溝堀りゲート型ｍｏｓ ｆｅｔの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、ＭＯ３Ｐ［！Ｔ、特に溝堀りゲート型ＭＯ
５Ｆ［！Ｔの製造方法に関するものである。

（従来の技術） ＭＯＳ　ＦＥＴを使用した集積回路の集積度向上および
動作速度の向上を実現するため、その基本となるＭＯＳ
　ＰＥＴのゲート長は近年、増々、縮小化されている。

　ＭＯＳ　Ｆ［！Ｔのゲート長が短くなると、スレンシ
ョルド電圧が、ゲート長のバラツキにより変動する短チ
ヤネル効果、および、ゲート電圧に関係なく、ソース・
ドレイン間の電圧差により電流が流れるパンチスルーな
どの問題が出てくる。微細ＭＯ５ＰＥＴで、これらの短
チヤネル効果およびバンチスルーを回避するためには、
ソース・ドレインの接合深さＸｊを小さくする必要があ
る。

接合深さＸｊを極限まで、すなわちＸｊ〜Ｏｔｒｍにま
ですることが可能な？ＩＯ３ＰＥＴ構造として、文献ジ
ャパニーズ・ジャーナル・オブ・アプライド・フィジッ
クス（Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａｌ　ｏｆ　Ａｐ
ｐｌｉｅｄ　Ｐｈｙ。

５ｉｃｓ）　１６　（１９７７）　サブルメント（Ｓｕ
ｐｐｌｅｍｅｎｔ）　１６１、　ＰＰ１７９〜１８３で
開示される溝堀りゲート型ＭＯＳ１’ＥＴがある。

第３図は、従来の溝堀りゲート型ＭＯＳ　ＦＥＴの製造
方法を示す、以下この図に従って従来の製造方法を順に
説明する。

まず第３図（ａｔに示すように、シリコン基板１を熱酸
化して表面に約３０００Ａ４のＳｉＯ□層２を形成する
。そのＳｉＯ□層２に、通常のフォトリソ・エツチング
工程により窓３を開ける。

次に、ソース・ドレイン領域を形成するためのポリシリ
コン層４を第３図（ｂｌに示すように全面にＬＰＣｖＤ
法によって約３０００Ａ４に堆積させる。

その後、通常のフォトリソ・エツチングによりポリシリ
コン層４とシリコン基板ｌに第３図（Ｃ１に示すように
、ゲート部の４５を形成する。その後、ゲート酸化を行
い、溝５の内壁およびポリシリコン層４の表面に例えば
２００　人程度の厚みにゲート酸化膜６を形成する。そ
の後、ＬＰＣＶＤ法による約３０００人のポリシリコン
の堆積と、該ポリシリコンの通常のフォトリソ・エツチ
ングによるパターニングを行うことにより、ゲート酸化
膜６の内側に、溝５内に埋め込んでゲート電極７を形成
する。

しかる後、ソース・ドレイン形成用の不純物（Ａｓ、　
Ｐ、Ｂなど）をソース・ドレイン形成用のポリシリコン
層４中へイオンインプランテーション技術により打込む
、続いて、９００〜１０００℃程度の温度でアニールす
ることにより、前記ポリシリコン層４中にイオン注入さ
れた不純物を活性化させるとともに、ポリシリコン層４
中からシリコン基板ｌ内に固相拡散により不純物を拡散
させ、第３図（ｄ＋に示すように溝底面（ゲート底面）
接合位置を合わせるようにしてソース・ドレイン領域と
しての拡散層８を基板ｌ内に形成する。

その後は同第３図ｆｄｌに示すように、通常の工程に従
って中間絶縁膜９を堆積させ、アルミを使用して配線１
０を形成する。

（発明が解決しようとする課題） しかるに、以上のようにして製造された溝堀りゲート型
ＭＯ３ＦＥＴでは、溝５内のゲート電極７の側壁が、ゲ
ート酸化膜６という薄いＳｉＯ□膜を介してソース・ド
レイン領域（拡散層８）と結合する構造となる。したが
って、ゲートとソース・ドレイン領域の重なり容量が大
きいＭＯＳ　ＦＥＴ　とならざるを得ない。重なり容量
は、回路動作上、ミラー容量として働き、したがって、
ゲートとソース・ドレイン領域の重なり容量が大きいと
いうことは、寄生容量の大きいトランジスタ構造となる
。したがって、高速動作用微細ＭＯ３ＰＥＴ　としては
、重なり容量増大という欠点があった。

この発明は、以上述べた溝堀りゲート型ＭＯ３ＦＥＴを
高速動作用ＭＯ３ＦＥＴとするため、ゲートとソース・
ドレイン領域との重なり容量を低減させる溝堀リゲート
型ＭＯ５Ｆ［！Ｔの製造方法を提供することを目的とす
る。

（課題を解決するための手段） この発明は、溝堀りゲート型ＭＯ５ＦＥＴの製造方法に
おいて、半導体基板にゲート部の溝を形成し、かつその
両側にソース・ドレイン領域としての拡散層を形成した
後、熱酸化を行って溝の内壁にゲート酸化膜を形成する
ものである。

（作　用） 半導体基板にゲート部の溝を形成し、かつその両側にソ
ース・ドレイン領域としての拡散層を形成すると、溝の
側壁においては拡散層面が露出し、高不純物濃度面とな
り、溝の底面においては基板面が露出して低不純物濃度
面となる。したがって、その溝の内壁に熱酸化によりゲ
ート酸化膜を形成すると、溝側壁部分においては、高不
純物濃度による増速酸化により、例えば第１図（Ｃ１に
示すように、溝底面に比較して厚くゲート酸化膜が形成
される。しかし、第１図ｆＣ１中に丸で囲んだ溝底面近
傍は接合形成領域であり、急激に不純物濃度が下がる領
域であるから、この部分は、溝側壁であっても酸化ＩＩ
！厚は薄くなる。

（実施例） 以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例を示す製造工程図であり、Ｎ
ｈｏｓ　ＦＥＴ作成例を示す。

まず第１図（ａｌに示すように、Ｐ型シリコン基板２１
の表面に熱酸化により３０００人厚程度のＳｉＯ□層２
２全２２する。そしてそのＳｉＯ□層２２全２２の）オ
ドリソ・エツチング工程により所望の窓２３を開ける。

この窓２３により露出した基板領域がトランジスタ形成
領域である。このトランジスタ形成領域を含む全面にＬ
ＰＣＶＤ法によりボリシリコン層２４を３０００人厚程
度に堆積させる。そして、このポリシリコン層２４にソ
ース・ドレイン領域形成用不純物であるＡｓを打込む。

ドーズ量は、１、Ｏｘ　ｔｏ”／ｃ＋＋１程度とする。

次に、トランジスタ形成領域中、ゲート領域となる部分
において、ポリシリコン層２４およびシリコンＩ＋ｆｆ
１２ｔに通常のフォトリソ・エツチングにより第１回出
）に示すようにゲート部のＮ２５を形成する。この時、
エツチングは、ポリシリコン１ｉｉ２４およびシリコン
基板２１共、同じガスを使用したＲＩＥ装置により可能
である。その後、９００　℃〜１０００℃の窒素雰囲気
中でアニールする。

すると、ポリシリコン層２４中の不純物が活性化される
と同時に、該ポリシリコン層２４中からシリコン基板２
１内に固相拡散により不純物が拡散され、シリコン基板
２１にはトランジスタ形成領域において溝２５の両側に
ソース・ドレイン領域としての拡散層２６が形成される
。この時、アニール時間および温度を調整することによ
り、接合面（拡散層２６底面）を′ａ２５底面と同一面
にもっていくように制御する。

次に、ｇｏｏ℃から９００　を程度の温度、ドライＯｘ
の雰囲気によりゲート酸化を行い、第１図＋１１に示す
ようにポリシリコン層２４の表面およびＮ２５の内壁に
ゲート酸化［２７を形成する。この時、ゲート酸化ｎ９
２７は、ポリシリコン層２４の表面およびｌｌＩ２５の
側壁においては、溝２５の底面に比較して厚く形成され
る。

第２図は、図中の各ドーズ量（Ａｓ；Ｊ、２　Ｘ　１０
”〜ノンドープ）のシリコン基（反（９００℃、　　３
０分。

Ｎ２アニールを行っである）をドライｏ２雰囲気中で３
０分間酸化した場合の各酸化温度での酸化１１々厚を測
定した実験結果を示すものである。この第２図より、ド
ーズ量が多い程、同じ温度で形成される酸化膜厚が厚く
なることが分る。さらに、ドーズ量１．２Ｘ１０目／ｃ
ｊ　、　３．Ｏｘ　１０”７ｃｍ（Ｄ場合、８００’Ｃ
。

８５０℃においては、９００℃より酸化膜厚が厚くなる
という特異な現象が見られることが分る。８５０℃ドラ
イＯ！では、ノンドープシリコン基板では酸化膜１００
人に対して、１；２Ｘ１０”／ｃＪドーフ゛ドシリコン
基板では１４００人と、実に１４倍の膜厚の酸化膜がつ
くことが分る。同様の現象は、不純物としてリンＰを使
用しても観察されている。

したがって、第１図（Ｃ１において、特に８５０　℃ド
ライ０．で２００　人程度のゲート酸化を行えば、第２
図のデータから見て、溝２５底面は基板面であって不純
物濃度が低いため通常のゲート酸化と同様に２００　人
程度のゲート酸化膜２７が形成されるが、ポリシリコン
層２４の表面と溝２５の側壁は、ポリシリコン層２４と
拡散層２６によりＡｓ高濃度層であるから、１５００人
程度０厚いゲート酸化膜２７が形成されることになる。

したがって、後述するゲート電極とソース・ドレイン領
域（拡散Ｍ２６）との重なり容量を低減できる。更に詳
細に溝２５側壁部のゲート酸化膜厚を見ると、第１図＋
１１．１中に丸で囲んだ溝底面近傍は接合形式領域であ
り、急激に不純物濃度が下がる領域であるから、この部
分（接合近傍）の酸化膜厚は薄くなることになる。

したがって、ソース・ドレイン領域のエツジ（内側端部
）とゲート電極底面エツジ（底面端部）間にオフセット
（透き間）が生しない。

次に、通常の工程と同様にゲートポリシリコンを堆積さ
せ、該ゲートポリシリコンを通常のフォトリソ・エツチ
ング工程でパクーニングすることにより、第１図＋１１
に示すように、ゲート電極２８をゲート酸化膜２７の内
側にて溝２５を埋めるように形成する。この時、不必要
部分のゲート酸化膜２７もエツチング除去される。

その後は通常の工程を同様に中間絶縁膜の堆積、アルミ
配線の形成を行う。

なお、以上の製造方法において、ポリシリコン層２４は
木質的な役割をするわけでなく、そこで基板２１に直接
溝を形成したり、不純物を導入して拡散層を形成しても
よい。不純物としてはＡｓのはかＰも使用できる。ドー
ズ川は、第２図の実験結果から３．０Ｘ１０”７ｃｍ以
上がよい。

（発明の効果） 以上詳述したように、この発明の製造方法によれば、不
純物濃度の違いを利用してゲート部の溝側壁部分には例
えば通常より１０倍以上厚いゲ−ト酸化膜を形成するこ
とが可能となり、ゲートとソース・ドレイン領域の重な
り容量を例えば従来の】７１０以下と大幅に低減するこ
とが可能となる。

また、溝側壁部分のゲート酸化膜を厚くし得ても、ｔ−
ス・ドレイン領域の底部近傍の溝側壁部分は不純物濃度
が急激に薄くなる領域であり、この側壁底部部分の酸化
膜厚は通常のゲート酸化膜厚と同程度と薄くし得るので
、ソース・ドレイン領域のエツジをゲート電極底部エツ
ジ間にオフセット（すき間）は生じなくすることができ
る。そして、以上のように重なり容量を小さ（、かつオ
フセ。

トも生じないため、溝堀リゲート型であっても高速動作
可能なＭＯＳ　ＦＰ、Ｔを製造することができる。

【図面の簡単な説明】

第１図はこの発明の溝堀リゲート型？ＩＯ３ＦＥＴの製
造方法の一実施例を示す工程断面図、第２図は各ドーズ
量のシリコン基板を酸化した場合の酸化膜厚特性図、第
３図は従来の溝堀りゲート型ＭＯ５Ｆ［’Ｔの製造方法
を示す工程断面図である。 ２１・・・Ｐ型シリコン基・板、２５・・・溝、２６・
・・拡散層、 ２７・・・ゲー ト酸化膜、 ２８・・・ゲー 上電極。 ａ３鍵化８１兵１．）雫ｒｑｔ緊１ト土し？〕第２図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基板にゲート部の溝を形成し、かつその両
   側にソース・ドレイン領域としての拡散層を形成する工
   程と、 （ｂ）その後、熱酸化を行うことにより、溝内壁に、溝
   内壁部分においてはソース・ドレイン領域の底面近傍部
   分を除いて厚くしてゲート酸化膜を形成する工程と、 （ｃ）その後、ゲート酸化膜の内側に、溝を埋めてゲー
   ト電極を形成する工程とを具備してなる溝堀りゲート型
   ＭＯＳＦＥＴの製造方法。