JPH022778A - Ｃｐｕのインタフェース方法 - Google Patents
Ｃｐｕのインタフェース方法Info
- Publication number
- JPH022778A JPH022778A JP63149093A JP14909388A JPH022778A JP H022778 A JPH022778 A JP H022778A JP 63149093 A JP63149093 A JP 63149093A JP 14909388 A JP14909388 A JP 14909388A JP H022778 A JPH022778 A JP H022778A
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- control circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＰＵのインタフェース方法に関する。
（従来の技術）
第４図は従来のＣＰＵのインタフェース方法におけるＣ
ＰＵと制御回路との接続を示すブロック回路図であり、
第５図は第４図の各部のタイミングチャートである。Ｃ
ＰｔＪ３１と外部との通信を制御する制御回路３２とは
０本のアドレス線（Ａ〜Ａ 、） ３３、データの読み
込みタイミング信号線３４、及び８本のデータ線（Ｄ、
〜Ｄ、）３５によって接続されている。制御回路３２は
ＲＯＭにより構成され、多重伝送路に接続され外部との
通信を制御する。従来の通信方式におけるＣＰＵのイン
タフェース方法では、ＣＰＵ３１は制御回路３２に対し
アドレス線３３にデータの位置つまりアドレスを示すア
ドレス信号を出力し、またデータの読み込みタイミング
信号線３４にデータの読み込みタイミング信号である負
のクロックパルスを出力する。制御回路３２はこの負の
クロックパルスに同期してデータ線３５によりＣＰＵＩ
へ第５図（ａ）で示されるアドレス信号を出力する。Ｃ
ＰＵ １はデータ線３５に出力されたこのアドレス信号
を受け取りその内部で処理する。このような動作が各デ
ータについて行なわれ、規定回数つまり２′１回繰り返
される。
ＰＵと制御回路との接続を示すブロック回路図であり、
第５図は第４図の各部のタイミングチャートである。Ｃ
ＰｔＪ３１と外部との通信を制御する制御回路３２とは
０本のアドレス線（Ａ〜Ａ 、） ３３、データの読み
込みタイミング信号線３４、及び８本のデータ線（Ｄ、
〜Ｄ、）３５によって接続されている。制御回路３２は
ＲＯＭにより構成され、多重伝送路に接続され外部との
通信を制御する。従来の通信方式におけるＣＰＵのイン
タフェース方法では、ＣＰＵ３１は制御回路３２に対し
アドレス線３３にデータの位置つまりアドレスを示すア
ドレス信号を出力し、またデータの読み込みタイミング
信号線３４にデータの読み込みタイミング信号である負
のクロックパルスを出力する。制御回路３２はこの負の
クロックパルスに同期してデータ線３５によりＣＰＵＩ
へ第５図（ａ）で示されるアドレス信号を出力する。Ｃ
ＰＵ １はデータ線３５に出力されたこのアドレス信号
を受け取りその内部で処理する。このような動作が各デ
ータについて行なわれ、規定回数つまり２′１回繰り返
される。
（発明が解決しようとする課題）
しかしながら、従来のＣＰＵインタフェース方法では、
ノイズ等の影響によって第５図（ｂ）の負のクロックパ
ルスが打ち消されて制御回路３２に入力されなかった場
合には制御回路３２がデータ線３５にデータを出力しな
いために、ＣＰＵＩが不定のデータを取り込んでしまい
その内部で誤った処理を行なってしまうという問題点が
あり、またデータの数に従ってアドレス線３３の本数が
増加するという問題点がある。
ノイズ等の影響によって第５図（ｂ）の負のクロックパ
ルスが打ち消されて制御回路３２に入力されなかった場
合には制御回路３２がデータ線３５にデータを出力しな
いために、ＣＰＵＩが不定のデータを取り込んでしまい
その内部で誤った処理を行なってしまうという問題点が
あり、またデータの数に従ってアドレス線３３の本数が
増加するという問題点がある。
本発明は、上記事情にＮみてなされたものであり、ＣＰ
Ｕへの接線本数を増加させずにデータの読み取りあるい
は書き込みが確実にできるＣＰＵのインタフェース方法
を提供することを目的とする。
Ｕへの接線本数を増加させずにデータの読み取りあるい
は書き込みが確実にできるＣＰＵのインタフェース方法
を提供することを目的とする。
（課題を解決するための手段）
上記目的を達成するために、本発明によれば、ＣＰＵと
外部との通信を制御する制御回路との間で１バイト以上
のデータをバイト単位でデータ線を介して前記制御回路
から前記ＣＰＵヘデータを読み出し、前記ＣＰＵから前
記制御回路へデータを書き込むＣＰＵのインタフェース
方法において、前記ＣＰＵが、データの読み出し／書き
込みの前後に夫々前記制御回路へ制御信号を出力して前
記データ線に人出力する前記データの位置を初期化し、
前記制御回路が、前記制御信号に同期して前記データ線
上に読み出し／書き込み結果の良否を示す信号及びデー
タの読み出し要求の有無を示す信号を出力するＣＰＵの
インタフェース方法が提供される。
外部との通信を制御する制御回路との間で１バイト以上
のデータをバイト単位でデータ線を介して前記制御回路
から前記ＣＰＵヘデータを読み出し、前記ＣＰＵから前
記制御回路へデータを書き込むＣＰＵのインタフェース
方法において、前記ＣＰＵが、データの読み出し／書き
込みの前後に夫々前記制御回路へ制御信号を出力して前
記データ線に人出力する前記データの位置を初期化し、
前記制御回路が、前記制御信号に同期して前記データ線
上に読み出し／書き込み結果の良否を示す信号及びデー
タの読み出し要求の有無を示す信号を出力するＣＰＵの
インタフェース方法が提供される。
（作用）
ＣＰＵがデータの読み出し／書き込み動作の前後に夫々
制御信号を制御回路へ出力して制御回路の内部アドレス
を初期化し、制御回路がこの制御信号に同期してデータ
線上に読み出し／書き込みの良否の状態を出力する。
制御信号を制御回路へ出力して制御回路の内部アドレス
を初期化し、制御回路がこの制御信号に同期してデータ
線上に読み出し／書き込みの良否の状態を出力する。
（実施例）
以下、本発明の実施例を添付図面に基づいて詳細に説明
する。
する。
第１図は本発明のＣＰＵのインタフェース方法を説明す
るためのＣＰＵＩと制御回路２の接続を示すブロック回
路図であり、第２図はＣＰＵＩから制御回路２への書き
込みの際の各部のタイミングチャート、第３図は制御回
路２からＣＰＵＩへの読み出しの際の各部のタイミング
チャートである。ＣＰＵＩと制御回路２とは読み出し／
書き込み信号（Ｒ／Ｗ）線３、制御信号（Ｓ ＲＣ，５
ｔａｔｕｓＲｅａｄ Ｃ１ｅａｒ）線４、読み出し／書
き込みクロック信号（ＲＷ Ｐ 、 Ｒｅａｄ Ｗｒｉ
ｔｅ Ｐｕ１ｓｅ）線５、及びデータ線（Ｄ、〜Ｄ、
）６によって接続されている。
るためのＣＰＵＩと制御回路２の接続を示すブロック回
路図であり、第２図はＣＰＵＩから制御回路２への書き
込みの際の各部のタイミングチャート、第３図は制御回
路２からＣＰＵＩへの読み出しの際の各部のタイミング
チャートである。ＣＰＵＩと制御回路２とは読み出し／
書き込み信号（Ｒ／Ｗ）線３、制御信号（Ｓ ＲＣ，５
ｔａｔｕｓＲｅａｄ Ｃ１ｅａｒ）線４、読み出し／書
き込みクロック信号（ＲＷ Ｐ 、 Ｒｅａｄ Ｗｒｉ
ｔｅ Ｐｕ１ｓｅ）線５、及びデータ線（Ｄ、〜Ｄ、
）６によって接続されている。
まず、ＣＰＵ １から制御回路２ヘデータを書き込む際
には、ｃｐｕｔは読み出し／書き込み信号線３を第２図
（ａ）の「低」出力１２にする。その後、ＣＰＵＩは制
御信号線４に第２図（ｂ）の負のパルス１３を出力し、
制御回路２の書き込まれるデータ領域の位置つまり内部
アドレスを初期化し、ＣＰＵＩからデータ線６にバイト
単位で出力されるデータを最初のデータ＃１から順に書
き込めるようにする。更に、ＣＰＵＩは、負のパルス１
３に同期して制御回路２からデータ線６へ出力されるデ
ータ１５を、例えばＤ？−ｒＯＪならば書き込み準ＷＯ
Ｋとし、Ｄ？＝ｒｌＪならば書き込み準備ＮＧとすれば
、データ１５を入力しＤ７−「０」の時に読み出し／書
き込みクロック信号線５へ負のパルスを規定のバイト数
０回だけ出力し、読み出し／書き込みクロック信号線５
の負のパルスに同期してデータ線６ヘデータを第２図（
ｄ）のようにデータ＃１、データ＃２、・・・・・・と
順に出力する。制御回路２はデータ線６に出力されたデ
ータを読み出し／書き込みクロック信号綿５の負のパル
スに同期して入力する。データは制御回路２のデータ領
域にデータ＃１からデータ＃ｎまで順序よく書き込まれ
る。データ１５がＤ？−ｒｌＪの場合にはＣＰＵＩは書
き込みを待機する。
には、ｃｐｕｔは読み出し／書き込み信号線３を第２図
（ａ）の「低」出力１２にする。その後、ＣＰＵＩは制
御信号線４に第２図（ｂ）の負のパルス１３を出力し、
制御回路２の書き込まれるデータ領域の位置つまり内部
アドレスを初期化し、ＣＰＵＩからデータ線６にバイト
単位で出力されるデータを最初のデータ＃１から順に書
き込めるようにする。更に、ＣＰＵＩは、負のパルス１
３に同期して制御回路２からデータ線６へ出力されるデ
ータ１５を、例えばＤ？−ｒＯＪならば書き込み準ＷＯ
Ｋとし、Ｄ？＝ｒｌＪならば書き込み準備ＮＧとすれば
、データ１５を入力しＤ７−「０」の時に読み出し／書
き込みクロック信号線５へ負のパルスを規定のバイト数
０回だけ出力し、読み出し／書き込みクロック信号線５
の負のパルスに同期してデータ線６ヘデータを第２図（
ｄ）のようにデータ＃１、データ＃２、・・・・・・と
順に出力する。制御回路２はデータ線６に出力されたデ
ータを読み出し／書き込みクロック信号綿５の負のパル
スに同期して入力する。データは制御回路２のデータ領
域にデータ＃１からデータ＃ｎまで順序よく書き込まれ
る。データ１５がＤ？−ｒｌＪの場合にはＣＰＵＩは書
き込みを待機する。
ＣＰＵＩから読み出し／書き込みクロック信号線５に第
２図（Ｃ）の最後のｎ番目のパルス１８が出力されると
、制御信号線４の負のパルスに同期して制御回路２から
データ線６へ出力されるデータをＤ？ ＝ ’ Ｉ Ｊ
となるようにしておく。第２図（ｂ）の負パルス１８の
出力後に、ＣＰＵＩは制御信号線４に再び第２図（ｂ）
の負のパルス１６を出力し、この負のパルス１６に同期
して制御回路２からデータ線６へ出力される第２図（ｄ
）の書き込みの良否を示す信号１７がり、＝’ｌ」とな
っていれば、規定数ｎのデータが順序良く書き込まれて
いる。信号１７がＤｑ＝’０」となっている場合には第
２図（ｂ）の負のパルス１３の出力から再び同し手順が
繰り返される。
２図（Ｃ）の最後のｎ番目のパルス１８が出力されると
、制御信号線４の負のパルスに同期して制御回路２から
データ線６へ出力されるデータをＤ？ ＝ ’ Ｉ Ｊ
となるようにしておく。第２図（ｂ）の負パルス１８の
出力後に、ＣＰＵＩは制御信号線４に再び第２図（ｂ）
の負のパルス１６を出力し、この負のパルス１６に同期
して制御回路２からデータ線６へ出力される第２図（ｄ
）の書き込みの良否を示す信号１７がり、＝’ｌ」とな
っていれば、規定数ｎのデータが順序良く書き込まれて
いる。信号１７がＤｑ＝’０」となっている場合には第
２図（ｂ）の負のパルス１３の出力から再び同し手順が
繰り返される。
一方、ＣＰＵＩが制御回路２からデータを読み出す際に
は、ＣＰＵＩは読み出し／３き込み信号線３を第３図（
ａ）の「高Ｊ出力１９にする。その後、ＣＰＵ １は制
御信号線４に第３図（ｂ）の負のパルス２０を出力し、
制御回路２から読み出すデータの内部アドレスを初期化
し制御回路２からデータ線６に出力されるデータを最初
のデータ＃１から順に書き込めるようにする。更に、Ｃ
ＰＵ１ば第３図（ｂ）の負のパルス２０に同期して制御
回路２からデータ線６へ出力されるデータ２２を、例え
ば、Ｄｂ ＝ ’ Ｏ」ならばデータの読み出し要求「
存」とし、Ｄ６＝’ｌ」ならばデータの読み出し要求「
無」とすれば、データ２２を人力しＤｂ ＝ ’ ０
」の時に読み出し／書き込みクロック信号線５へ負のパ
ルスを規定のバイト数つまりｎ回だけ出力し、制御回路
２は読み出し／書き込みクロック信号線５の負のパルス
に同期してデータ線６ヘデータを順にデータ＃１、デー
タ＃２、・・・・・・と出力する。ＣＰＵＩはデータ線
６に出力されたデータを読み出し／書き込みクロック信
号線５の負のパルスに同期して入力する。データはＣＰ
ＵＩに順序良く読み込まれる。データ＃ｌが、Ｄ６＝’
ｌＪの時はＣＰＵＩは読み出しを待機する。
は、ＣＰＵＩは読み出し／３き込み信号線３を第３図（
ａ）の「高Ｊ出力１９にする。その後、ＣＰＵ １は制
御信号線４に第３図（ｂ）の負のパルス２０を出力し、
制御回路２から読み出すデータの内部アドレスを初期化
し制御回路２からデータ線６に出力されるデータを最初
のデータ＃１から順に書き込めるようにする。更に、Ｃ
ＰＵ１ば第３図（ｂ）の負のパルス２０に同期して制御
回路２からデータ線６へ出力されるデータ２２を、例え
ば、Ｄｂ ＝ ’ Ｏ」ならばデータの読み出し要求「
存」とし、Ｄ６＝’ｌ」ならばデータの読み出し要求「
無」とすれば、データ２２を人力しＤｂ ＝ ’ ０
」の時に読み出し／書き込みクロック信号線５へ負のパ
ルスを規定のバイト数つまりｎ回だけ出力し、制御回路
２は読み出し／書き込みクロック信号線５の負のパルス
に同期してデータ線６ヘデータを順にデータ＃１、デー
タ＃２、・・・・・・と出力する。ＣＰＵＩはデータ線
６に出力されたデータを読み出し／書き込みクロック信
号線５の負のパルスに同期して入力する。データはＣＰ
ＵＩに順序良く読み込まれる。データ＃ｌが、Ｄ６＝’
ｌＪの時はＣＰＵＩは読み出しを待機する。
ＣＰＬＩ １から読み出し／書き込みクロック信号線５
へ第３図（Ｃ）の最後のｎ番目の負のパルス２５が出力
されると制御信号線４の負のパルスに同期して制御回路
２からデータ線６へ出力されるデータをＤ６＝ｒｌＪと
なるようにしておく。第３３ （ｃ）の負のパルス２５
の出力後に、ＣＰＵＩは制御信号線４に再び第３図（ｂ
）の負のパルス２３を出力する。この負のパルス２３に
同期して制御回路２からデータ線６へ出力されるデータ
の読み出し要求信号２４がＤ６＝’ｌＪとなっていれば
、規定数のデータが順序良く読み出されている。読み出
し要求信号２４がＤｂ＝”０」となっていれば再び第３
図（ｂ）の負のパルス２０から同じ手順が操り返される
。
へ第３図（Ｃ）の最後のｎ番目の負のパルス２５が出力
されると制御信号線４の負のパルスに同期して制御回路
２からデータ線６へ出力されるデータをＤ６＝ｒｌＪと
なるようにしておく。第３３ （ｃ）の負のパルス２５
の出力後に、ＣＰＵＩは制御信号線４に再び第３図（ｂ
）の負のパルス２３を出力する。この負のパルス２３に
同期して制御回路２からデータ線６へ出力されるデータ
の読み出し要求信号２４がＤ６＝’ｌＪとなっていれば
、規定数のデータが順序良く読み出されている。読み出
し要求信号２４がＤｂ＝”０」となっていれば再び第３
図（ｂ）の負のパルス２０から同じ手順が操り返される
。
（発明の効果）
以上説明したように、本発明によれば、ＣＰＵと外部と
の通信を制御する制御回路との間で１バイト以上のデー
タをバイト単位でデータ線を介して前記制御回路から前
記ＣＰＵヘデータを読み出し、前記ＣＰＵから前記制御
回路へデータを書き込むＣＰＵのインタフェース方法に
おいて、前記ＣＰＵが、データの読み出し／書き込みの
前後に夫々前記制御回路へ制御信号を出力して前記デー
タ線に人出力する前記データの位置を初期化し、前記制
御回路が、前記制御信号に同期して前記データ線上に読
み出し／書き込み結果の良否を示す信号及びデータの読
み出し要求の有無を示す信号を出力することにより、読
み出し／書き込みを行う際に必ずデータの順序つまりア
ドレスが初期化され、そのため順序通りにデータの読み
出し／書き込みを行なえばデータの位置は明確になり、
その結果アドレス線が不要となり、そのため接続点の数
を残少でき、ＣＰＵのボート数及び制御回路の端子数を
節約でき、また、読み出し／書き込みの完了あるいは未
完了を確認できることから未完了の場合には再読み出し
／再書き込みを行なうことにより読み出し／書き込みを
確実にできるという効果が得られる。
の通信を制御する制御回路との間で１バイト以上のデー
タをバイト単位でデータ線を介して前記制御回路から前
記ＣＰＵヘデータを読み出し、前記ＣＰＵから前記制御
回路へデータを書き込むＣＰＵのインタフェース方法に
おいて、前記ＣＰＵが、データの読み出し／書き込みの
前後に夫々前記制御回路へ制御信号を出力して前記デー
タ線に人出力する前記データの位置を初期化し、前記制
御回路が、前記制御信号に同期して前記データ線上に読
み出し／書き込み結果の良否を示す信号及びデータの読
み出し要求の有無を示す信号を出力することにより、読
み出し／書き込みを行う際に必ずデータの順序つまりア
ドレスが初期化され、そのため順序通りにデータの読み
出し／書き込みを行なえばデータの位置は明確になり、
その結果アドレス線が不要となり、そのため接続点の数
を残少でき、ＣＰＵのボート数及び制御回路の端子数を
節約でき、また、読み出し／書き込みの完了あるいは未
完了を確認できることから未完了の場合には再読み出し
／再書き込みを行なうことにより読み出し／書き込みを
確実にできるという効果が得られる。
第１図は本発明のＣＰＵのインタフェース方法を説明す
るためのＣＰＵＩと制御回路２の接続を示すブロック回
路図、第２図は第１図のＣＰＵＩから制御回路２への書
き込みの際の各部のタイミングチャート、第３図は第１
図の制御回路２からＣＰＵへの読み出しの際の各部のタ
イミングチャ−ト、第４図は従来のＣＰＵのインタフェ
ース方法におけるＣＰＵと制御回路との接続を示すブロ
ック回路図、第５図は第４図の各部のタイミングチャー
トである。 １．３１・・・ｃｐｕ、２．３２・・・制御回路、３・
・・読み出し／書き込み信号線、４・・・制御信号線、
５・・・読み出し／書き込みクロック信号線、６，３５
・・・データ線、３３・・・アドレス線、３４・・・デ
ータの読み込みタイミング信号線。
るためのＣＰＵＩと制御回路２の接続を示すブロック回
路図、第２図は第１図のＣＰＵＩから制御回路２への書
き込みの際の各部のタイミングチャート、第３図は第１
図の制御回路２からＣＰＵへの読み出しの際の各部のタ
イミングチャ−ト、第４図は従来のＣＰＵのインタフェ
ース方法におけるＣＰＵと制御回路との接続を示すブロ
ック回路図、第５図は第４図の各部のタイミングチャー
トである。 １．３１・・・ｃｐｕ、２．３２・・・制御回路、３・
・・読み出し／書き込み信号線、４・・・制御信号線、
５・・・読み出し／書き込みクロック信号線、６，３５
・・・データ線、３３・・・アドレス線、３４・・・デ
ータの読み込みタイミング信号線。
Claims (1)
- ＣＰＵと外部との通信を制御する制御回路との間で１バ
イト以上のデータをバイト単位でデータ線を介して前記
制御回路から前記ＣＰＵへデータを読み出し、前記ＣＰ
Ｕから前記制御回路へデータを書き込むＣＰＵのインタ
フェース方法において、前記ＣＰＵが、データの読み出
し／書き込みの前後に夫々前記制御回路へ制御信号を出
力して前記データ線に入出力する前記データの位置を初
期化し、前記制御回路が、前記制御信号に同期して前記
データ線上に読み出し／書き込み結果の良否を示す信号
及びデータの読み出し要求の有無を示す信号を出力する
ことを特徴とするＣＰＵのインタフェース方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149093A JPH022778A (ja) | 1988-06-16 | 1988-06-16 | Ｃｐｕのインタフェース方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149093A JPH022778A (ja) | 1988-06-16 | 1988-06-16 | Ｃｐｕのインタフェース方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH022778A true JPH022778A (ja) | 1990-01-08 |
Family
ID=15467543
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149093A Pending JPH022778A (ja) | 1988-06-16 | 1988-06-16 | Ｃｐｕのインタフェース方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH022778A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59205849A (ja) * | 1983-05-09 | 1984-11-21 | Mitsubishi Electric Corp | デ−タ転送方式 |
| JPS62260242A (ja) * | 1986-05-07 | 1987-11-12 | Matsushita Electric Ind Co Ltd | 連続デ−タ用大容量メモリ装置 |
-
1988
- 1988-06-16 JP JP63149093A patent/JPH022778A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59205849A (ja) * | 1983-05-09 | 1984-11-21 | Mitsubishi Electric Corp | デ−タ転送方式 |
| JPS62260242A (ja) * | 1986-05-07 | 1987-11-12 | Matsushita Electric Ind Co Ltd | 連続デ−タ用大容量メモリ装置 |
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