JPH02285681A - フローティングゲート型メモリー素子 - Google Patents
フローティングゲート型メモリー素子Info
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- JPH02285681A JPH02285681A JP1108582A JP10858289A JPH02285681A JP H02285681 A JPH02285681 A JP H02285681A JP 1108582 A JP1108582 A JP 1108582A JP 10858289 A JP10858289 A JP 10858289A JP H02285681 A JPH02285681 A JP H02285681A
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- floating gate
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- write
- type impurity
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- 239000000758 substrate Substances 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 25
- 230000015556 catabolic process Effects 0.000 description 16
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 7
- 239000012212 insulator Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フローティングゲート型メモリー素子の構造
に関する。
に関する。
従来、フルーティングゲートを有するメモリー素子のデ
ータ書き込み端子は、第２図に示すようにフローティン
グゲート下部の半導体基板と極性の異なる単一不純物濃
度半導体領域を用いていた。
ータ書き込み端子は、第２図に示すようにフローティン
グゲート下部の半導体基板と極性の異なる単一不純物濃
度半導体領域を用いていた。
そして書き込み時には、書き込み端子と半導体基板とに
生じる半導体接合部に逆方向電圧を印加し、アバランシ
ェ降伏により電荷をフローティングゲートに書き込んで
いた。〔発明が解決しようとする課題〕 しかし、従来のものは、書き込み端子に電位を与える必
要性から、抵抗値が小さくなるよう、不純物濃度の濃い
半導体領域を用いていた。
生じる半導体接合部に逆方向電圧を印加し、アバランシ
ェ降伏により電荷をフローティングゲートに書き込んで
いた。〔発明が解決しようとする課題〕 しかし、従来のものは、書き込み端子に電位を与える必
要性から、抵抗値が小さくなるよう、不純物濃度の濃い
半導体領域を用いていた。
フローティングゲート型メモリー素子の書き込み電圧は
、先に述べたアバランシェ降伏電圧により決定されるの
で、データ書き込み端子部の不純物濃度が濃ければ濃い
ほど書き込み電圧は低くなる傾向にある。
、先に述べたアバランシェ降伏電圧により決定されるの
で、データ書き込み端子部の不純物濃度が濃ければ濃い
ほど書き込み電圧は低くなる傾向にある。
ところが、データ書き込み端子の不純物濃度が濃くなり
、データ書き込み電圧が低くなれば、当然データ非書き
込み状態における誤書き込み電圧も低く成るため、書き
込み電圧と誤書き込む電圧の差が小さくなって書き込み
マージンが少なくなるという問題点があった。
、データ書き込み電圧が低くなれば、当然データ非書き
込み状態における誤書き込み電圧も低く成るため、書き
込み電圧と誤書き込む電圧の差が小さくなって書き込み
マージンが少なくなるという問題点があった。
そこで本発明では、データ書き込み用半導体領域を不純
物濃度の違う２つの領域に分け、不純物濃度の薄い領域
をフローティングゲート側に位置させ、不純物濃度の濃
い領域を不純物濃度の薄い領域と接触させて配置するこ
とにより、書き込み時は不純物濃度の薄い領域と半導体
基板との間で生じるアバランシェ降伏を利用しデータを
書き込み、非書き込み時は、不純物濃度の濃い領域での
みアバランシェ降伏を生じさせ、フローティングゲート
には影響を及はさない構成を取り、書き込み電圧と誤書
き込み電圧の差を広げ、書き込みマージンを大きくしよ
うとするものである。
物濃度の違う２つの領域に分け、不純物濃度の薄い領域
をフローティングゲート側に位置させ、不純物濃度の濃
い領域を不純物濃度の薄い領域と接触させて配置するこ
とにより、書き込み時は不純物濃度の薄い領域と半導体
基板との間で生じるアバランシェ降伏を利用しデータを
書き込み、非書き込み時は、不純物濃度の濃い領域での
みアバランシェ降伏を生じさせ、フローティングゲート
には影響を及はさない構成を取り、書き込み電圧と誤書
き込み電圧の差を広げ、書き込みマージンを大きくしよ
うとするものである。
本発明のフローティングゲート型メモリー素子は、
ａ）半導体基板上に設けられた電荷蓄積用フローティン
グゲ−１・を備え、 ｂ）データ書き込み用端子として、前記半導体基板と極
性の異なる半導体領域を１つのみ持つメモリー素子に於
て、 Ｃ）前記データ書き込み用半導体領域内が、濃度の違う
２つの領域に分かれ、そのうちの濃度の薄い領域が前記
フローティングゲート側に位置することを特徴とする。
グゲ−１・を備え、 ｂ）データ書き込み用端子として、前記半導体基板と極
性の異なる半導体領域を１つのみ持つメモリー素子に於
て、 Ｃ）前記データ書き込み用半導体領域内が、濃度の違う
２つの領域に分かれ、そのうちの濃度の薄い領域が前記
フローティングゲート側に位置することを特徴とする。
本発明は以上の構成を有するので、フローティングゲー
ト型メモリー素子の書き込み電圧と誤書き込み電圧の差
を広げ、安定した書き込み状態を可能なものとする。
ト型メモリー素子の書き込み電圧と誤書き込み電圧の差
を広げ、安定した書き込み状態を可能なものとする。
以下、本発明に付いて実施例に基づいて詳細に説明する
。
。
第１図は本発明の実施例を示すフローティング型メモリ
ー素子の構造断面図である。
ー素子の構造断面図である。
１は電荷を蓄積するためのフローティングゲートで、材
質はアルミニウムやポリシリコン等、電荷蓄積が可能な
ものであれば何でもよい。２はＮ型半導体基板６と反対
の伝導極性を持つＰ十型不純物層で、３はＰ十型不純層
２よりも不純物濃度が薄いＰ−型不純物である。Ｐ＋型
不純物層２とＰ−型不純物層３は同極性で、接触してい
るので両者の間には導通が取られていることになる。
質はアルミニウムやポリシリコン等、電荷蓄積が可能な
ものであれば何でもよい。２はＮ型半導体基板６と反対
の伝導極性を持つＰ十型不純物層で、３はＰ十型不純層
２よりも不純物濃度が薄いＰ−型不純物である。Ｐ＋型
不純物層２とＰ−型不純物層３は同極性で、接触してい
るので両者の間には導通が取られていることになる。
４は前記２のＰ十型不純物層との導通を取るためのアル
ミニウム配線層。７は前記６のＮ−型半導体基板に導通
を取るためのＮ十型不純物層。８はＮ十型不純物層７と
導通を取るためのアルミニウム配線層。１０はＳｉＯ，
５ｉ０２等の絶縁物層である。
ミニウム配線層。７は前記６のＮ−型半導体基板に導通
を取るためのＮ十型不純物層。８はＮ十型不純物層７と
導通を取るためのアルミニウム配線層。１０はＳｉＯ，
５ｉ０２等の絶縁物層である。
第１図に於いてＮ−基板６には、アルミニウム配線層８
を介して接地電位９が与えられている。
を介して接地電位９が与えられている。
フローティングゲート１に電荷を書き込む動作を説明す
ると、アルミニウム配線層４を介してＰ＋型不純物層２
にマイナス電位５が与えられる。
ると、アルミニウム配線層４を介してＰ＋型不純物層２
にマイナス電位５が与えられる。
電位５が、Ｐ−型不純物層３とＮ−型基板６間のアバラ
ンシェ降伏電圧以上ならば、その半導体液合部にアバラ
ンシェ降伏が生じ電荷が発生される（本例の場合マイナ
スの電荷）。そしてこの電荷かフローティングゲート１
中に蓄積され書き込み動作が行なわれたことになる。電
位５が、Ｐ−型不純物層３とＮ−型基板６との間のアバ
ランシェ降伏電圧以下で、かつＰ＋型不純物層２とＮ−
型基板６との間のアバランシェ降伏電圧以上の場合、ア
バランシェ降伏が生じるのはＰ＋型不純物層２とＮ−型
基板６との間のみで、そこで発生した電荷は途中にＰ−
型不純物層３があるためにフローティングゲート１まで
届かず、データを書き込むことは出来ない。
ンシェ降伏電圧以上ならば、その半導体液合部にアバラ
ンシェ降伏が生じ電荷が発生される（本例の場合マイナ
スの電荷）。そしてこの電荷かフローティングゲート１
中に蓄積され書き込み動作が行なわれたことになる。電
位５が、Ｐ−型不純物層３とＮ−型基板６との間のアバ
ランシェ降伏電圧以下で、かつＰ＋型不純物層２とＮ−
型基板６との間のアバランシェ降伏電圧以上の場合、ア
バランシェ降伏が生じるのはＰ＋型不純物層２とＮ−型
基板６との間のみで、そこで発生した電荷は途中にＰ−
型不純物層３があるためにフローティングゲート１まで
届かず、データを書き込むことは出来ない。
電位５が、Ｐ＋型不純物層２とＮ−型基板６との間のア
バランシェ降伏電圧以下の場合は、どこにもアバランシ
ェ降伏は生じないため、データを書き込むことはできな
い。
バランシェ降伏電圧以下の場合は、どこにもアバランシ
ェ降伏は生じないため、データを書き込むことはできな
い。
第１図に於て基板の極性をＮ型、不純物層の極性をＰ型
としたが、反対でもよい。
としたが、反対でもよい。
第３図は、本発明を応用した、書き込み制御用ＭＯ３）
ランジスタ付きフローティングゲート型メモリーである
。
ランジスタ付きフローティングゲート型メモリーである
。
３］は電荷蓄積用フローティングゲ−１・、３２はＰ−
型不純物層、３３は書き込み制御用ＭＯＳトランジスタ
ーのゲート電極、３４は前記ゲート電極３３に導通を取
るためのアルミニウム配線層でゲート端子になる、３５
はＰ＋型不純物層で書き込み制御用ＭＯ８Ｉ−ランシス
ターのソースの役割をする。３６はＰ＋型不純物層で書
き込み制御用ＭＯＳトランジスタのドレインの役割をす
る。
型不純物層、３３は書き込み制御用ＭＯＳトランジスタ
ーのゲート電極、３４は前記ゲート電極３３に導通を取
るためのアルミニウム配線層でゲート端子になる、３５
はＰ＋型不純物層で書き込み制御用ＭＯ８Ｉ−ランシス
ターのソースの役割をする。３６はＰ＋型不純物層で書
き込み制御用ＭＯＳトランジスタのドレインの役割をす
る。
３７は前記Ｐ＋型不純物層３６に導通を取るためのアル
ミニウム配線層でドレイン端子となる。３８はＮ−型半
導体基板、３９は前記Ｎ−型半導体基板３８に導通を取
るだめのＮ十型不純物層、４０は前記Ｎ十型不純物層３
つに導通を取るためのアルミニウム配線層で基板電極と
なる。第３図中では、書き込み制御用ＭＯ３＋−ランジ
スタリスースと本発明による書き込み電圧印加用不純物
層を共用している。
ミニウム配線層でドレイン端子となる。３８はＮ−型半
導体基板、３９は前記Ｎ−型半導体基板３８に導通を取
るだめのＮ十型不純物層、４０は前記Ｎ十型不純物層３
つに導通を取るためのアルミニウム配線層で基板電極と
なる。第３図中では、書き込み制御用ＭＯ３＋−ランジ
スタリスースと本発明による書き込み電圧印加用不純物
層を共用している。
第３図に於て基板電極４０に接地電位４１を与え、ゲー
ト端子３４に書き込み制御用ＭＯ３Ｉ−ランジスタリス
きい値電圧以上の電圧（−ｖ ｔ ｈ）４２を印加する
と、３３．３５．３６で構成される書き込み制御用ＭＯ
３）ランリスタがＯＮする。
ト端子３４に書き込み制御用ＭＯ３Ｉ−ランジスタリス
きい値電圧以上の電圧（−ｖ ｔ ｈ）４２を印加する
と、３３．３５．３６で構成される書き込み制御用ＭＯ
３）ランリスタがＯＮする。
その状態でドレイン端子３７に、Ｐ−型不純物層３２と
Ｎ−型半導体基板３８との間のアバランシェ降伏電圧以
上の電圧（−Ｖｗ）４Ｂが印加されると、フローティン
グゲート３１に電荷が蓄積ｌされデータの書き込みが終
了する。
Ｎ−型半導体基板３８との間のアバランシェ降伏電圧以
上の電圧（−Ｖｗ）４Ｂが印加されると、フローティン
グゲート３１に電荷が蓄積ｌされデータの書き込みが終
了する。
また、ゲート端子３４に接地電位が与えられると（非書
き込み状態）、書き込み制御用ＭＯＳトランジスタはＯ
ＦＦされるのでドレイン端子３７に書き込み電圧（−Ｖ
ｗ）４Ｂが印加されてもＰ型不純物層には電圧がかから
ず、フローティングゲート３１にはデータは書き込まれ
ない。もし仮にＰ＋型不純物層にノイズ的な電位が伝わ
ったとしても書き込み電圧（−Ｖｗ）以上になることは
なく、はとんど（−Ｖｗ）よりかなり小さい値になるた
め、アバランシェ降伏が起こるとしてもＰ＋型不純物層
３５とＮ−型半導体基板３８の間のみであり、誤書き込
みの生じる可能性はない。
き込み状態）、書き込み制御用ＭＯＳトランジスタはＯ
ＦＦされるのでドレイン端子３７に書き込み電圧（−Ｖ
ｗ）４Ｂが印加されてもＰ型不純物層には電圧がかから
ず、フローティングゲート３１にはデータは書き込まれ
ない。もし仮にＰ＋型不純物層にノイズ的な電位が伝わ
ったとしても書き込み電圧（−Ｖｗ）以上になることは
なく、はとんど（−Ｖｗ）よりかなり小さい値になるた
め、アバランシェ降伏が起こるとしてもＰ＋型不純物層
３５とＮ−型半導体基板３８の間のみであり、誤書き込
みの生じる可能性はない。
よって、Ｐ−型不純物層３２とＰ＋型不純物層３５の濃
度差がアバランシェ降伏電圧の差、すなわち書き込み電
圧と誤書き込み電圧の差に比例することになり、濃度コ
ントロールにより書き込み電圧マージンを広くすること
ができる。
度差がアバランシェ降伏電圧の差、すなわち書き込み電
圧と誤書き込み電圧の差に比例することになり、濃度コ
ントロールにより書き込み電圧マージンを広くすること
ができる。
第３図に於いても、基板の極性をＮ型、不純物層の極性
をＰ型としたが、反対でもよい。
をＰ型としたが、反対でもよい。
このように本発明によれば、書き込み電圧と誤書き込み
電圧の差を広くすることができるので、安定した書き込
み条件を提供することが可能になる。
電圧の差を広くすることができるので、安定した書き込
み条件を提供することが可能になる。
以上に述べたように述べたように本発明によれば、フロ
ーティングゲート型メモリー素子の書き込み電圧と誤書
き込み電圧の差を広くすることができるので、安定した
書き込み条件を提供することを可能にした。
ーティングゲート型メモリー素子の書き込み電圧と誤書
き込み電圧の差を広くすることができるので、安定した
書き込み条件を提供することを可能にした。
第１図は、本発明を適用したフローティングゲ−ト型メ
モリー素子の構造断面図である。 第２図は、従来の単一書き込み端子型フローティングゲ
ート型メモリー素子の構造断面図である。 第３図は、本発明を応用した書き込み制御用ＭＯＳトラ
ンジスタ付きフローティングゲート型メモリー素子の構
造断面図である。 １ φ ・ ・ 会 拳 ・ ２ ・ Φ ・ ・ ・ Φ ３ ・ ・ ・ ・ ・ ・ ４．８・ ・ ・ ・ ５・ ・ ・ ・ ・ − ６・ ・ ・ ・ ・ ・ ７ ・ ・ ・ ・ ・ φ ９ 争 ・ 令 令 囃 ・ １０ ・ ・ ・ ・ ・ ・ １１ ・ ・ ・ ・ ・ ・ １２ ・ ・ ・ ・ ・ ・ １３、１７ ・ ・ ・ １４ ・ ・ ・ ・ ・ ・ フローティングゲート Ｐ＋型不純物層 Ｐ−型不純物層 アルミニウム配線層 書き込み電圧 Ｎ−型半導体基板 Ｎ生型不純物拡散層 接地電位 絶縁物層 フローティングゲート Ｐ十型不純物拡散層 アルミニウム配線層 書き込み電圧 １５・・・・・・Ｎ−型半導体基板 １６・・・・・・Ｎ十型不純物拡散層 １８・・・・・・接地電位 １９・・・・・・絶縁物層 ３１φ・・・・・フローティングゲート３２・・・・・
・Ｐ−型不純物拡散層 ３３・・・・・・ゲート電極 ３４．３７．４０ ・・・・・・アルミニウム配線層 ３５・・・・・・Ｐ十型不純物拡散層 ３６・・・・・・Ｐ十型不純物拡散層（ドレイン）（書
き込み電圧印加端子） ３８・・・・・・Ｎ−型半導体基板 ３９・・・・・・Ｎ生型不純物拡散層 ４１・・・・・・接地電位 ４２・・・・・・しきい値電圧 ４３φ・・・・・書き込み電圧 ４４・・・・・・絶縁物層 以上
モリー素子の構造断面図である。 第２図は、従来の単一書き込み端子型フローティングゲ
ート型メモリー素子の構造断面図である。 第３図は、本発明を応用した書き込み制御用ＭＯＳトラ
ンジスタ付きフローティングゲート型メモリー素子の構
造断面図である。 １ φ ・ ・ 会 拳 ・ ２ ・ Φ ・ ・ ・ Φ ３ ・ ・ ・ ・ ・ ・ ４．８・ ・ ・ ・ ５・ ・ ・ ・ ・ − ６・ ・ ・ ・ ・ ・ ７ ・ ・ ・ ・ ・ φ ９ 争 ・ 令 令 囃 ・ １０ ・ ・ ・ ・ ・ ・ １１ ・ ・ ・ ・ ・ ・ １２ ・ ・ ・ ・ ・ ・ １３、１７ ・ ・ ・ １４ ・ ・ ・ ・ ・ ・ フローティングゲート Ｐ＋型不純物層 Ｐ−型不純物層 アルミニウム配線層 書き込み電圧 Ｎ−型半導体基板 Ｎ生型不純物拡散層 接地電位 絶縁物層 フローティングゲート Ｐ十型不純物拡散層 アルミニウム配線層 書き込み電圧 １５・・・・・・Ｎ−型半導体基板 １６・・・・・・Ｎ十型不純物拡散層 １８・・・・・・接地電位 １９・・・・・・絶縁物層 ３１φ・・・・・フローティングゲート３２・・・・・
・Ｐ−型不純物拡散層 ３３・・・・・・ゲート電極 ３４．３７．４０ ・・・・・・アルミニウム配線層 ３５・・・・・・Ｐ十型不純物拡散層 ３６・・・・・・Ｐ十型不純物拡散層（ドレイン）（書
き込み電圧印加端子） ３８・・・・・・Ｎ−型半導体基板 ３９・・・・・・Ｎ生型不純物拡散層 ４１・・・・・・接地電位 ４２・・・・・・しきい値電圧 ４３φ・・・・・書き込み電圧 ４４・・・・・・絶縁物層 以上
Claims (1)
- 【特許請求の範囲】 １）ａ）半導体基板上に設けられた電荷蓄積用フローテ
ィングゲートを備え、 ｂ）データ書き込み用端子として、前記半導体基板と極
性の異なる半導体領域を１つのみ持つメモリー素子に於
て、 ｃ）前記データ書き込み用半導体領域内が、不純物濃度
の違う２つの領域に分かれ、そのうちの不純物濃度の薄
い領域が前記フローティングゲート側に位置することを
特徴とするフローティングゲート型メモリー素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108582A JPH02285681A (ja) | 1989-04-27 | 1989-04-27 | フローティングゲート型メモリー素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1108582A JPH02285681A (ja) | 1989-04-27 | 1989-04-27 | フローティングゲート型メモリー素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02285681A true JPH02285681A (ja) | 1990-11-22 |
Family
ID=14488466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1108582A Pending JPH02285681A (ja) | 1989-04-27 | 1989-04-27 | フローティングゲート型メモリー素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02285681A (ja) |
-
1989
- 1989-04-27 JP JP1108582A patent/JPH02285681A/ja active Pending
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