JPH02288249A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH02288249A JPH02288249A JP1107559A JP10755989A JPH02288249A JP H02288249 A JPH02288249 A JP H02288249A JP 1107559 A JP1107559 A JP 1107559A JP 10755989 A JP10755989 A JP 10755989A JP H02288249 A JPH02288249 A JP H02288249A
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- conductive layer
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- insulating film
- oxide film
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は基板内に配線接続用の、基板とは逆導電型の
導電層を設けるようにした半導体集積回路及びその製造
方法に関する。
導電層を設けるようにした半導体集積回路及びその製造
方法に関する。
（従来の技術）
半導体集積回路、例えばＭＯ３型集積回路では、ＭＯＳ
トランジスタのソースまたはドレイン領域から電極を取
り出すため、基板表面の一部に下地導電層を形成し、Ｍ
ＯＳトランジスタのゲート電極形成プロセスと同時に上
記下地導電層と接続するように、ゲート電極と同一材料
からなる配線用導電層パターンを形成する場合がある。
トランジスタのソースまたはドレイン領域から電極を取
り出すため、基板表面の一部に下地導電層を形成し、Ｍ
ＯＳトランジスタのゲート電極形成プロセスと同時に上
記下地導電層と接続するように、ゲート電極と同一材料
からなる配線用導電層パターンを形成する場合がある。
このようなプロセスによって形成される従来の集積回路
の一部の構成を第８図に示す。なお、第８図（ａ）はパ
ターン平面図であり、第８図（ｂ）は同図（ａ）のＡ−
Ａ’線に沿った断面図である。
の一部の構成を第８図に示す。なお、第８図（ａ）はパ
ターン平面図であり、第８図（ｂ）は同図（ａ）のＡ−
Ａ’線に沿った断面図である。
図において、３１は半導体基板、３２は素子分離用絶縁
膜、３３はＭＯＳトランジスタのソース領域、３４は同
じくドレイン領域、３５はゲート絶縁膜、３６はＭＯＳ
トランジスタのゲート電極、３７は他のＭＯＳトランジ
スタのソース領域、３８はこのソース領域３７と素子分
離用絶縁膜３２との間の基板表面に形成され、ソース領
域３７から電極を取出すために設けられた下地導電層、
３９は上記ゲート絶縁膜３５に開口されたコンタクトホ
ール、４０はこのコンタクトホール３９を通じて上記下
地導電層３８と接続された配線用導電層である。
膜、３３はＭＯＳトランジスタのソース領域、３４は同
じくドレイン領域、３５はゲート絶縁膜、３６はＭＯＳ
トランジスタのゲート電極、３７は他のＭＯＳトランジ
スタのソース領域、３８はこのソース領域３７と素子分
離用絶縁膜３２との間の基板表面に形成され、ソース領
域３７から電極を取出すために設けられた下地導電層、
３９は上記ゲート絶縁膜３５に開口されたコンタクトホ
ール、４０はこのコンタクトホール３９を通じて上記下
地導電層３８と接続された配線用導電層である。
ここで、上記ゲート電極３６及び配線用導電層４０は同
じ電極材料、例えば多結晶シリコン層によって構成され
ており、この多結晶シリコン層には低抵抗化のために例
えばリン等の不純物が導入されている。
じ電極材料、例えば多結晶シリコン層によって構成され
ており、この多結晶シリコン層には低抵抗化のために例
えばリン等の不純物が導入されている。
次にこのような集積回路を製造する場合の従来の製造方
法を説明する。まず、コンタクトホール３９の開口後、
基板全面に多結晶シリコン層を堆積し、この多結晶シリ
コン層にリンを拡散させることによって下地導電層３８
を同時に形成する。次にこの多結晶シリコン層をパター
ニングするための選択エツチングを行う。このとき、素
子分離用絶縁膜３２とゲート絶縁膜３５とをエツチング
しないようにするため、多結晶シリコン層と絶縁膜とに
選択比を持たせたエツチング処理を行う。この後、パタ
ーニングされたゲート電極３６及び配線用導電層４０を
マスクに用いてイオン注入を行うことによりソース領域
３３．３７及びドレイン領域３４を始めとする各ＭＯＳ
トランジスタのソース、ドレイン領域を形成する。
法を説明する。まず、コンタクトホール３９の開口後、
基板全面に多結晶シリコン層を堆積し、この多結晶シリ
コン層にリンを拡散させることによって下地導電層３８
を同時に形成する。次にこの多結晶シリコン層をパター
ニングするための選択エツチングを行う。このとき、素
子分離用絶縁膜３２とゲート絶縁膜３５とをエツチング
しないようにするため、多結晶シリコン層と絶縁膜とに
選択比を持たせたエツチング処理を行う。この後、パタ
ーニングされたゲート電極３６及び配線用導電層４０を
マスクに用いてイオン注入を行うことによりソース領域
３３．３７及びドレイン領域３４を始めとする各ＭＯＳ
トランジスタのソース、ドレイン領域を形成する。
ところで、上記多結晶シリコン層にリンを拡散させて下
地導電層３８を形成する際に、この拡散層の深さが浅い
と、下地導電層３８の横方向への広がりも少なくなり、
下地導電層３８とソース領域３７とが接触しなくなる恐
れがある。このため、従来では下地導電層３８の拡散層
を深く形成するように拡散を行ない、これに伴う横方向
拡散によってソース領域３７との導通を確保するように
している。
地導電層３８を形成する際に、この拡散層の深さが浅い
と、下地導電層３８の横方向への広がりも少なくなり、
下地導電層３８とソース領域３７とが接触しなくなる恐
れがある。このため、従来では下地導電層３８の拡散層
を深く形成するように拡散を行ない、これに伴う横方向
拡散によってソース領域３７との導通を確保するように
している。
しかし、素子の微細化により、素子分離用絶縁膜３２の
幅が縮小化された場合に下地導電層３８の接合深さを深
く形成するように拡散を行なうと次のような問題が発生
する。すなわち、第９図の断面図に示すように、幅の小
さな素子分離用絶縁膜３２の領域を越えて、下地導電層
３８が反対側のＭＯＳトランジスタのソース領域３３と
接触する状態が発生する。
幅が縮小化された場合に下地導電層３８の接合深さを深
く形成するように拡散を行なうと次のような問題が発生
する。すなわち、第９図の断面図に示すように、幅の小
さな素子分離用絶縁膜３２の領域を越えて、下地導電層
３８が反対側のＭＯＳトランジスタのソース領域３３と
接触する状態が発生する。
（発明が解決しようとする課題）
この発明は、基板表面の一部に形成される下地導電層を
その周辺の別の導電層と導通させるために下地導電層の
接合深さを深くすることによって高集積化が困難になる
という問題を解決するためになされたものであり、その
目的は、下地導電層の接合深さを深くしても、素子分離
用絶縁膜を隔てた他の導電層と導通しないようにするこ
とができ、高集積化に適した半導体集積回路及びその製
造方法を提供することを目的とする。
その周辺の別の導電層と導通させるために下地導電層の
接合深さを深くすることによって高集積化が困難になる
という問題を解決するためになされたものであり、その
目的は、下地導電層の接合深さを深くしても、素子分離
用絶縁膜を隔てた他の導電層と導通しないようにするこ
とができ、高集積化に適した半導体集積回路及びその製
造方法を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明の半導体集積回路は、半導体基板と、上記基板
の表面に選択的に形成された素子分離用絶縁膜と、上記
基板の表面に形成されたゲート絶縁膜と、上記素子分離
用絶縁膜と隣接する位置で上記ゲート絶縁膜に形成され
た第１の開口部と、上記第１の開口部の下部に位置する
上記基板内に形成され基板とは逆導電型の第１の導電層
と、上記第１の開口部を通じて上記第１の導電層と接続
された配線層と、上記第１の導電層に対し上記素子分離
用絶縁膜を隔てた位置で上記基板内に形成され基板とは
逆導電型の第２の導電層と、上記第１の開口部内で上記
素子分離用絶縁膜と接する位置に形成され、上記第１の
導電層を貫通しその底部が上記基板に達するように形成
された第２の開口部とを具備したことを特徴とする。
の表面に選択的に形成された素子分離用絶縁膜と、上記
基板の表面に形成されたゲート絶縁膜と、上記素子分離
用絶縁膜と隣接する位置で上記ゲート絶縁膜に形成され
た第１の開口部と、上記第１の開口部の下部に位置する
上記基板内に形成され基板とは逆導電型の第１の導電層
と、上記第１の開口部を通じて上記第１の導電層と接続
された配線層と、上記第１の導電層に対し上記素子分離
用絶縁膜を隔てた位置で上記基板内に形成され基板とは
逆導電型の第２の導電層と、上記第１の開口部内で上記
素子分離用絶縁膜と接する位置に形成され、上記第１の
導電層を貫通しその底部が上記基板に達するように形成
された第２の開口部とを具備したことを特徴とする。
さらにこの発明の半導体集積回路の製造方法は、半導体
基板の表面に素子分離用絶縁膜を選択的に形成する工程
と、上記基板の表面にゲート絶縁膜を形成する工程と、
選択エツチング法により上記ゲート絶縁膜に上記素子分
離用絶縁膜と隣接する位置に第１の開口部を形成する工
程と、全面に多結晶シリコン層を堆積する工程と、上記
多結晶シリコン層に上記基板とは逆導電型の不純物を導
入すると共にこの不純物を上記第１の開口部を通じて上
記基板に導入することにより第１の導電層を形成する工
程と、上記多結晶シリコン層をパターニングして少なく
とも上記第１の開口部内及びその周辺にこの多結晶シリ
コン層を残す工程と、選択エツチング法により上記第１
の開口部内で上記素子分離用絶縁膜と接する位置に上記
第１の導電層を貫通しその底部が上記基板に達するよう
に第２の開口部を形成する工程とを具備したことを特徴
とする。
基板の表面に素子分離用絶縁膜を選択的に形成する工程
と、上記基板の表面にゲート絶縁膜を形成する工程と、
選択エツチング法により上記ゲート絶縁膜に上記素子分
離用絶縁膜と隣接する位置に第１の開口部を形成する工
程と、全面に多結晶シリコン層を堆積する工程と、上記
多結晶シリコン層に上記基板とは逆導電型の不純物を導
入すると共にこの不純物を上記第１の開口部を通じて上
記基板に導入することにより第１の導電層を形成する工
程と、上記多結晶シリコン層をパターニングして少なく
とも上記第１の開口部内及びその周辺にこの多結晶シリ
コン層を残す工程と、選択エツチング法により上記第１
の開口部内で上記素子分離用絶縁膜と接する位置に上記
第１の導電層を貫通しその底部が上記基板に達するよう
に第２の開口部を形成する工程とを具備したことを特徴
とする。
（作用）
この発明では、第１の開口部内で素子分離用絶縁膜と接
する位置に、第１の導電層を貫通しその底部が基板に達
するような第２の開口部を設けることにより、たとえ第
１の導電層と第２の導電層とが接触して形成されたとし
ても、第２の開口部によって第１の導電層が二つの部分
に分離される。この結果、第１の導電層と第２の導電層
とは互いに分離される。
する位置に、第１の導電層を貫通しその底部が基板に達
するような第２の開口部を設けることにより、たとえ第
１の導電層と第２の導電層とが接触して形成されたとし
ても、第２の開口部によって第１の導電層が二つの部分
に分離される。この結果、第１の導電層と第２の導電層
とは互いに分離される。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。第１図（ａ）、（ｂ）ないし第５図（ａ）、（ｂ）は
この発明に係る半導体集積回路の製造工程を示す図であ
り、各図（ａ）はパターン平面図、各図（ｂ）はそれぞ
れのＡ−Ａ’線に沿った断面図である。
。第１図（ａ）、（ｂ）ないし第５図（ａ）、（ｂ）は
この発明に係る半導体集積回路の製造工程を示す図であ
り、各図（ａ）はパターン平面図、各図（ｂ）はそれぞ
れのＡ−Ａ’線に沿った断面図である。
まず、第１図に示すようにＰ型のシリコン半導体基板ｌ
ｌ上に、９５０℃で水素燃焼酸化法により５００オング
ストロームの厚さのシリコン酸化膜（図示せず）を形成
し、さらにその上にシリコン窒化膜（図示せず）を１５
００オングストロームの厚さに堆積する。次にフォトリ
ソグラフィ技術により、素子分離用領域の形成予定領域
上のシリコン窒化膜を化学的気相等方性エツチング技術
により選択的に除去し、さらに１０００℃で水素燃焼酸
化法により酸化を行って基板表面に８０００オングスト
ロームの素子分離用のシリコン酸化膜１２を形成する。
ｌ上に、９５０℃で水素燃焼酸化法により５００オング
ストロームの厚さのシリコン酸化膜（図示せず）を形成
し、さらにその上にシリコン窒化膜（図示せず）を１５
００オングストロームの厚さに堆積する。次にフォトリ
ソグラフィ技術により、素子分離用領域の形成予定領域
上のシリコン窒化膜を化学的気相等方性エツチング技術
により選択的に除去し、さらに１０００℃で水素燃焼酸
化法により酸化を行って基板表面に８０００オングスト
ロームの素子分離用のシリコン酸化膜１２を形成する。
こ、の後、残存しているシリコン窒化膜を化学的気相等
方性エツチング技術により除去し、さらに素子形成予定
領域上に残っているシリコン酸化膜をＮＨ４Ｆ溶液を用
いて除去する。
方性エツチング技術により除去し、さらに素子形成予定
領域上に残っているシリコン酸化膜をＮＨ４Ｆ溶液を用
いて除去する。
次に第２図に示すように、９００℃の乾燥酸素酸化法に
より、基板表面に３００オングストロームの厚さのゲー
ト絶縁膜用のシリコン酸化膜１３を形成する。続いて、
フォトリソグラフィ技術及びＮＨ，Ｆ溶液により、上記
シリコン酸化膜１３を選択的にエツチングし、素子分離
用のシリコン酸化膜１２に隣接してコンタクトホール１
４を開口する。
より、基板表面に３００オングストロームの厚さのゲー
ト絶縁膜用のシリコン酸化膜１３を形成する。続いて、
フォトリソグラフィ技術及びＮＨ，Ｆ溶液により、上記
シリコン酸化膜１３を選択的にエツチングし、素子分離
用のシリコン酸化膜１２に隣接してコンタクトホール１
４を開口する。
次に第３図に示すように、ＣＶＤ法（化学的気相成長法
）により基板１１上に配線用の多結晶シリコン層１５を
４０００オングストロームの厚みに堆積し、さらに９０
０℃のＰＯＣｌ３の雰囲気中で４０分の熱処理を行って
上記多結晶シリコン層１５に不純物としてリンを導入し
、低抵抗化する。このとき同時に、コンタクトホール１
４内の多結晶シリコン層１５から基板１１内にリンが拡
散され、Ｎ型の下地導電層ＩＢが形成される。
）により基板１１上に配線用の多結晶シリコン層１５を
４０００オングストロームの厚みに堆積し、さらに９０
０℃のＰＯＣｌ３の雰囲気中で４０分の熱処理を行って
上記多結晶シリコン層１５に不純物としてリンを導入し
、低抵抗化する。このとき同時に、コンタクトホール１
４内の多結晶シリコン層１５から基板１１内にリンが拡
散され、Ｎ型の下地導電層ＩＢが形成される。
次にフォトレジスト膜１７を堆積した後にパターニング
し、第４図に示すように、一部が上記素子分離用のシリ
コン酸化膜１２に重ならない状態で上記コンタクトホー
ル１４上及びその周辺に残すとともに、ゲート電極形成
予定領域上に残す。
し、第４図に示すように、一部が上記素子分離用のシリ
コン酸化膜１２に重ならない状態で上記コンタクトホー
ル１４上及びその周辺に残すとともに、ゲート電極形成
予定領域上に残す。
続いて第５図に示すように、上記フォトレジスト膜１７
をマスクとして用いた異方性エツチング技術により上記
多結晶シリコン層１５を選択エツチングし、この多結晶
シリコン層１５からなる配線用導電層１８及びゲート電
極１９を形成する。このエツチングの際にオーバーエツ
チングを行う。このオーバーエツチングの際に、シリコ
ン基板１１とシリコン酸化膜１３との選択比が十分に大
きく、例えばシリコン基板１１とシリコン酸化膜１３と
のエツチングレートが１対１／７程度にされているため
、シリコン酸化膜１３が下地膜として存在する部分では
多結晶シリコン層１５が全て除去された後でもシリコン
酸化膜１３はほとんどエツチングされず、他方、シリコ
ン酸化膜１３が存在しない部分では多結晶シリコン層１
５が全て除去された後も基板１１が多くエツチングされ
る。従って、このオーバーエツチング後は、上記コンタ
クトホール１４内にシリコン酸化膜１２と隣接して開口
部２０が開口され、この開口部２０の底部はＮ型の下地
導電層１６を貫通して基板１１内に達する。続いて上記
フォトレジスト膜１７を除去した後、上記配線用導電層
１８及びゲート電極１９をマスクとしてヒ素イオン（Ａ
ｓ）を６０ｋｅＶの加速電圧、５Ｘ１０”（原子／ｃｍ
２）のドーズ量で基板内にイオン注入し、その後、活性
化することによってＮ型のソース領域２１、ドレイン領
域２２及びドレインもしくはソース領域２３を始めとす
るソース、ドレイン領域を形成する。このとき、上記開
口部２０の底部にもＮ型拡散領域２４が形成される。そ
の後は、周知の技術により層間絶縁膜を形成し、その平
坦化を行ない、さらにコンタクトホールを開口し、金属
配線膜のスパッタリング及びパターニングを行って配線
を形成する。
をマスクとして用いた異方性エツチング技術により上記
多結晶シリコン層１５を選択エツチングし、この多結晶
シリコン層１５からなる配線用導電層１８及びゲート電
極１９を形成する。このエツチングの際にオーバーエツ
チングを行う。このオーバーエツチングの際に、シリコ
ン基板１１とシリコン酸化膜１３との選択比が十分に大
きく、例えばシリコン基板１１とシリコン酸化膜１３と
のエツチングレートが１対１／７程度にされているため
、シリコン酸化膜１３が下地膜として存在する部分では
多結晶シリコン層１５が全て除去された後でもシリコン
酸化膜１３はほとんどエツチングされず、他方、シリコ
ン酸化膜１３が存在しない部分では多結晶シリコン層１
５が全て除去された後も基板１１が多くエツチングされ
る。従って、このオーバーエツチング後は、上記コンタ
クトホール１４内にシリコン酸化膜１２と隣接して開口
部２０が開口され、この開口部２０の底部はＮ型の下地
導電層１６を貫通して基板１１内に達する。続いて上記
フォトレジスト膜１７を除去した後、上記配線用導電層
１８及びゲート電極１９をマスクとしてヒ素イオン（Ａ
ｓ）を６０ｋｅＶの加速電圧、５Ｘ１０”（原子／ｃｍ
２）のドーズ量で基板内にイオン注入し、その後、活性
化することによってＮ型のソース領域２１、ドレイン領
域２２及びドレインもしくはソース領域２３を始めとす
るソース、ドレイン領域を形成する。このとき、上記開
口部２０の底部にもＮ型拡散領域２４が形成される。そ
の後は、周知の技術により層間絶縁膜を形成し、その平
坦化を行ない、さらにコンタクトホールを開口し、金属
配線膜のスパッタリング及びパターニングを行って配線
を形成する。
上記のようにして製造された集積回路では、コンタクト
ホール１４を通じて配線用導電層１８と接続された下地
導電層１６が、開口部２０によってシリコン酸化膜１２
の下部の部分と、ドレインもしくはソース領域２３と接
続された部分の二つの部分に分離されている。このため
、素子の微細化により、素子分離用のシリコン酸化膜１
２の幅が小さくされ、下地導電層１６がソース領域２１
と接触したとしても、下地導電層１６のドレインもしく
はソース領域２３と接続されている部分とは分離されて
いるため、従来のようなソース、ドレイン領域間の短絡
を防止することができることはもちろんであり、下地導
電層１６とソース領域２１との間のリーク電流も低く押
さえることができる。
ホール１４を通じて配線用導電層１８と接続された下地
導電層１６が、開口部２０によってシリコン酸化膜１２
の下部の部分と、ドレインもしくはソース領域２３と接
続された部分の二つの部分に分離されている。このため
、素子の微細化により、素子分離用のシリコン酸化膜１
２の幅が小さくされ、下地導電層１６がソース領域２１
と接触したとしても、下地導電層１６のドレインもしく
はソース領域２３と接続されている部分とは分離されて
いるため、従来のようなソース、ドレイン領域間の短絡
を防止することができることはもちろんであり、下地導
電層１６とソース領域２１との間のリーク電流も低く押
さえることができる。
第６図は上記実施例の半導体集積回路におけるリーク電
流を測定するための測定回路の回路図であり、第７図は
その測定結果を示す特性図である。
流を測定するための測定回路の回路図であり、第７図は
その測定結果を示す特性図である。
なお、前記素子分離用のシリコン酸化膜１２の幅（図中
のＹ）は０，８μｍに設定し、前記開口部２０の幅（図
中のＸ：単位はμｍ）を種々に設定して下地導電層１６
とソース領域２１との間のリーク電流を測定した。第７
図において、Ｘ−０μｍは開口部２０を設けない従来の
場合であり、配線用導電層１８に電圧をごくわずかでも
印加すると大きなリーク電流が流れる。これに対し、開
口部２０の幅Ｘを増加させるのに伴いリーク電流が減少
することがわかる。
のＹ）は０，８μｍに設定し、前記開口部２０の幅（図
中のＸ：単位はμｍ）を種々に設定して下地導電層１６
とソース領域２１との間のリーク電流を測定した。第７
図において、Ｘ−０μｍは開口部２０を設けない従来の
場合であり、配線用導電層１８に電圧をごくわずかでも
印加すると大きなリーク電流が流れる。これに対し、開
口部２０の幅Ｘを増加させるのに伴いリーク電流が減少
することがわかる。
［発明の効果］
以上説明したようにこの発明によれば、下地導電層の接
合深さを深くしても、素子分離用絶縁膜を隔てた他の導
電層と導通しないようにすることができ、高集積化に適
した半導体集積回路及びその製造方法を提供することが
できる。
合深さを深くしても、素子分離用絶縁膜を隔てた他の導
電層と導通しないようにすることができ、高集積化に適
した半導体集積回路及びその製造方法を提供することが
できる。
第１図（ａ）、（ｂ）ないし第５図（ａ）。
（ｂ）はそれぞれこの発明に係る半導体集積回路の製造
工程を示す図であり、各図（ａ）はパターン平面図、各
図（ｂ）は断面図、第６図は上記実施例の半導体集積回
路におけるリーク電流を測定するための測定回路の回路
図、第７図は第６図の測定回路を用いた測定結果を示す
特性図、第８図は従来の集積回路の一部の構成を示し、
第８図（ａ）はパターン平面図、第８図（ｂ）は断面図
、第９図は従来の集積回路の断面図である。 １１・・・Ｐ型のシリコン半導体基板、１２・・・素子
分離用のシリコン酸化膜、１３・・・ゲート絶縁膜用の
シリコン酸化膜、１４・・・コンタクトホール、１５・
・・多結晶シリコン層、１６・・・下地導電層、１７・
・・フォトレジスト膜、１８・・・配線用導電層、１９
・・・ゲート電極、２０・・・開口部、２１・・・ソー
ス領域、２２・・・・・・ドレイン領域、２３・・・ド
レインもしくはソース領域、２４・・・Ｎ型拡散領域。 出願人代理人 弁理士 鈴江武彦 第 図 →ＶＤ（Ｖ） 第 図
工程を示す図であり、各図（ａ）はパターン平面図、各
図（ｂ）は断面図、第６図は上記実施例の半導体集積回
路におけるリーク電流を測定するための測定回路の回路
図、第７図は第６図の測定回路を用いた測定結果を示す
特性図、第８図は従来の集積回路の一部の構成を示し、
第８図（ａ）はパターン平面図、第８図（ｂ）は断面図
、第９図は従来の集積回路の断面図である。 １１・・・Ｐ型のシリコン半導体基板、１２・・・素子
分離用のシリコン酸化膜、１３・・・ゲート絶縁膜用の
シリコン酸化膜、１４・・・コンタクトホール、１５・
・・多結晶シリコン層、１６・・・下地導電層、１７・
・・フォトレジスト膜、１８・・・配線用導電層、１９
・・・ゲート電極、２０・・・開口部、２１・・・ソー
ス領域、２２・・・・・・ドレイン領域、２３・・・ド
レインもしくはソース領域、２４・・・Ｎ型拡散領域。 出願人代理人 弁理士 鈴江武彦 第 図 →ＶＤ（Ｖ） 第 図
Claims (2)
- （１）半導体基板と、 上記基板の表面に選択的に形成された素子分離用絶縁膜
と、 上記基板の表面に形成されたゲート絶縁膜と、上記素子
分離用絶縁膜と隣接する位置で上記ゲート絶縁膜に形成
された第１の開口部と、 上記第１の開口部の下部に位置する上記基板内に形成さ
れ基板とは逆導電型の第１の導電層と、上記第１の開口
部を通じて上記第１の導電層と接続された配線層と、 上記第１の導電層に対し上記素子分離用絶縁膜を隔てた
位置で上記基板内に形成され基板とは逆導電型の第２の
導電層と、 上記第１の開口部内で上記素子分離用絶縁膜と接する位
置に形成され、上記第１の導電層を貫通しその底部が上
記基板に達するように形成された第２の開口部と を具備したことを特徴とする半導体集積回路。 - （２）半導体基板の表面に素子分離用絶縁膜を選択的に
形成する工程と、 上記基板の表面にゲート絶縁膜を形成する工程と、 選択エッチング法により上記ゲート絶縁膜に上記素子分
離用絶縁膜と隣接する位置に第１の開口部を形成する工
程と、 全面に多結晶シリコン層を堆積する工程と、上記多結晶
シリコン層に上記基板とは逆導電型の不純物を導入する
と共にこの不純物を上記第１の開口部を通じて上記基板
に導入することにより第１の導電層を形成する工程と、 上記多結晶シリコン層をパターニングして少なくとも上
記第１の開口部内及びその周辺にこの多結晶シリコン層
を残す工程と、 選択エッチング法により上記第１の開口部内で上記素子
分離用絶縁膜と接する位置に上記第１の導電層を貫通し
その底部が上記基板に達するように第２の開口部を形成
する工程と を具備したことを特徴とする半導体集積回路の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1107559A JP2718756B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1107559A JP2718756B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体集積回路及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288249A true JPH02288249A (ja) | 1990-11-28 |
| JP2718756B2 JP2718756B2 (ja) | 1998-02-25 |
Family
ID=14462247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1107559A Expired - Fee Related JP2718756B2 (ja) | 1989-04-28 | 1989-04-28 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718756B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736865A (en) * | 1980-08-14 | 1982-02-27 | Nec Corp | Semiconductor device |
| JPS62112340A (ja) * | 1985-11-11 | 1987-05-23 | Sony Corp | 半導体装置の製造方法 |
-
1989
- 1989-04-28 JP JP1107559A patent/JP2718756B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5736865A (en) * | 1980-08-14 | 1982-02-27 | Nec Corp | Semiconductor device |
| JPS62112340A (ja) * | 1985-11-11 | 1987-05-23 | Sony Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2718756B2 (ja) | 1998-02-25 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |