JPH02289011A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH02289011A JPH02289011A JP6687589A JP6687589A JPH02289011A JP H02289011 A JPH02289011 A JP H02289011A JP 6687589 A JP6687589 A JP 6687589A JP 6687589 A JP6687589 A JP 6687589A JP H02289011 A JPH02289011 A JP H02289011A
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- dereference
- address
- registers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は情報処理装置における主記憶の読み書きの制
御に関するものである。
御に関するものである。
（従来の技術）
第３図は、主記憶２を読み書きするためのアドレスレジ
スタ３とデータレジスタ４を備えた従来の中央処理装置
（ＣＰＵ）１の一例を示す構成図である。図において、
５はレジスタファイルなどの各種レジスタ、６は演ヰ器
、７はマイクロプログラム格納メモリ、８はマイクロ命
令レジスタ、９はマイクロ命令デコーダ、！０はメモリ
アドレスバス、１１はメモリデータバス、１２はソース
ｌバス、１３はソース２バス、１４はデスティネーショ
ンバス、１５はコントロール信号である。
スタ３とデータレジスタ４を備えた従来の中央処理装置
（ＣＰＵ）１の一例を示す構成図である。図において、
５はレジスタファイルなどの各種レジスタ、６は演ヰ器
、７はマイクロプログラム格納メモリ、８はマイクロ命
令レジスタ、９はマイクロ命令デコーダ、！０はメモリ
アドレスバス、１１はメモリデータバス、１２はソース
ｌバス、１３はソース２バス、１４はデスティネーショ
ンバス、１５はコントロール信号である。
ところで、この種の中央処理装置を有する情報処理装置
で論理型言語を実行する場合、第４図に示すデータ構造
を持つことが多い。実行時には、アドレス０を読み出し
た時、データ属性などを表すタグ部が“参照” （タグ
部ｒｅｆ）を示せばそのデータ部をアドレスとしてさら
に連続して読み出す操作を行う、第４図の場合では、ア
ドレス５の整数（タグ部１ｎｔ）４が得られるまで読み
出す操作を行う。この操作をデレファレンスという。第
３図に示す中実装置を有する従来例の場合、アドレスレ
ジスタ３にまず読み出すメモリアドレスを設定し、次の
サイクルで読み出し命令を行いデータレジスタ４にデー
タがはいる。さらに次のサイクルでタグ部が“参照”か
どうかをチエツクし“参照”のときはデータレジスタ４
の値をアドレスレジスタ３ヘソース！バス１２またはソ
ース２バス１３．演算器６．デスティネーションバス１
４経由で転送する。そして、次のサイクルで読み出し命
令を行うというようにしてデレファレンスを行う（第５
図参照）。
で論理型言語を実行する場合、第４図に示すデータ構造
を持つことが多い。実行時には、アドレス０を読み出し
た時、データ属性などを表すタグ部が“参照” （タグ
部ｒｅｆ）を示せばそのデータ部をアドレスとしてさら
に連続して読み出す操作を行う、第４図の場合では、ア
ドレス５の整数（タグ部１ｎｔ）４が得られるまで読み
出す操作を行う。この操作をデレファレンスという。第
３図に示す中実装置を有する従来例の場合、アドレスレ
ジスタ３にまず読み出すメモリアドレスを設定し、次の
サイクルで読み出し命令を行いデータレジスタ４にデー
タがはいる。さらに次のサイクルでタグ部が“参照”か
どうかをチエツクし“参照”のときはデータレジスタ４
の値をアドレスレジスタ３ヘソース！バス１２またはソ
ース２バス１３．演算器６．デスティネーションバス１
４経由で転送する。そして、次のサイクルで読み出し命
令を行うというようにしてデレファレンスを行う（第５
図参照）。
従来の情報処理装置は以上のように構成されているので
、デレファレスに時間がかかるうえにレジスタ間転送に
演算器が使用される無駄があるなどの問題があった。
、デレファレスに時間がかかるうえにレジスタ間転送に
演算器が使用される無駄があるなどの問題があった。
この発明はｍｌ記のような問題を解消するためになされ
たもので、デレファレンス時間を短かくし、しかも演算
器を使用しない情報処理装置を得ることを目的とする。
たもので、デレファレンス時間を短かくし、しかも演算
器を使用しない情報処理装置を得ることを目的とする。
〔３題を解決するだめの手段〕
１１η記目的を達成するため、この発明では情報処理装
置をつぎの（１）のとおりに構成する。
置をつぎの（１）のとおりに構成する。
（１）中央処理装置内に、主記憶を読み書きするための
アドレスレジスタとデータレジスタを設ける情報処理装
置であって、夫々アドレスレジスタ或はデータレジスタ
となる２つのレジスタと、主記憶から読み出したデータ
のタグ部の値によりデレファレンスを行うことを決定す
るデレファレンス決定手段と、該デレファレンス決定手
段の出力により前記２つのレジスタが夫々アドレスレジ
スタはデータレジスタとして又データレジスタはアドレ
スレジスタとして機能するように前記中央処理装置の機
能を切替える切替手段とを備えている情報処理装置。
アドレスレジスタとデータレジスタを設ける情報処理装
置であって、夫々アドレスレジスタ或はデータレジスタ
となる２つのレジスタと、主記憶から読み出したデータ
のタグ部の値によりデレファレンスを行うことを決定す
るデレファレンス決定手段と、該デレファレンス決定手
段の出力により前記２つのレジスタが夫々アドレスレジ
スタはデータレジスタとして又データレジスタはアドレ
スレジスタとして機能するように前記中央処理装置の機
能を切替える切替手段とを備えている情報処理装置。
前記（１）の構成によれば、デレファレンスを行う際に
は、主記憶の読み書きのための、アドレスレジスタはデ
ータレジスタとして、又データレジスタはアドレスレジ
スタとして働き、”アドレス”を演算器を介してレジス
タ間で転送する必要がない。
は、主記憶の読み書きのための、アドレスレジスタはデ
ータレジスタとして、又データレジスタはアドレスレジ
スタとして働き、”アドレス”を演算器を介してレジス
タ間で転送する必要がない。
以下この発明を実施例により説明する。
第１図は、この発明の一実施例である情報処理装置の要
部の構成を示す図である。
部の構成を示す図である。
図において、１６．１７は主記憶２への読み書き時のア
ドレス又はデータ用レジスタである（以下ＭＩ ＦＲＩ
、ＭＩ ＦＲ２と記す）、１８はデレファレンスを行う
“参照“のタグ値を保持するレジスタ（以下ＲＥＦＲと
記す）で、１９は１８の値とメモリデータバス１１にお
けるデータのタグ部の値を比較するタグ部比較回路（デ
レファレンス決定手段）で内部にＭＩＦＲＩとＭＩＦＲ
２を区別するフラグを持つ。２０．２１は、ＭＩＦＲｌ
、ＭＩＦＲ２のどちらをメモリデータバス１１に、又ど
ちらをメモリアドレスバス１０に出力するかを決める出
力セレクタであり、２２はそのコントロール信号で１９
内のフラグの出力である。
ドレス又はデータ用レジスタである（以下ＭＩ ＦＲＩ
、ＭＩ ＦＲ２と記す）、１８はデレファレンスを行う
“参照“のタグ値を保持するレジスタ（以下ＲＥＦＲと
記す）で、１９は１８の値とメモリデータバス１１にお
けるデータのタグ部の値を比較するタグ部比較回路（デ
レファレンス決定手段）で内部にＭＩＦＲＩとＭＩＦＲ
２を区別するフラグを持つ。２０．２１は、ＭＩＦＲｌ
、ＭＩＦＲ２のどちらをメモリデータバス１１に、又ど
ちらをメモリアドレスバス１０に出力するかを決める出
力セレクタであり、２２はそのコントロール信号で１９
内のフラグの出力である。
９はマイクロ命令デコーダで、コントロール信号２２に
より制御される。
より制御される。
出力セレクタ２０．２１とマイクロ命令デコータ９は、
デレファレンス決定手段である１９の出力により、中央
処理装置の機能を切替える切替手段を構成している。他
の構成は、第３図に示す従来例と同様であり、ここでの
説明は省略する。
デレファレンス決定手段である１９の出力により、中央
処理装置の機能を切替える切替手段を構成している。他
の構成は、第３図に示す従来例と同様であり、ここでの
説明は省略する。
以下、本実施例の情報処理装置でデレファレンスを行う
場合の動作について説明する。まず、初期設定としてＭ
ＩＦＲｌ １６がメモリアドレス用、ＭｆＦＲ２１７
がメモリデータ用として（動くとする（実際は逆でもか
まわない）。この時タグ部比較回路１９内のフラグをオ
ンとする。まず読み出すアドレスをアドレスレジスタと
して慟〈ＭＩＦＲＩ １６に設定する。この時マイク
ロプログラムではＭＩＦＲＩ １６を直接指定するこ
とはせず、単にアドレスレジスタ（仮にＭＡＲとする）
を指定する。コントロール信号１５はフラグの出力信号
２２とマイクロインストラクションレジスタ８よりデコ
ーダ９により生成されるので、ＭＩＦＲＩ １６の人
力ゲートをオンすることができる。次のサイクルでは読
み出し命令を行う。この時もマイクロプログラムではア
ドレスレジスタ、データレジスタとしてＭＩＦＲＩ
１６、ＭＩＦＲ２１７を直接指定する必要はなく、フラ
グの出力信号を元にメモリアドレスバスへの出力セレク
タ２０やＭＩＦＲＩ １６．ＭＩＦＲ２１７の人力ゲ
ートを制御する。このサイクルではＭＩＦＲ２１７にデ
ータが読み込まれると同時にタグ部比較回路１９によっ
てメモリデータバス１１のタグ部の値とＲＥＦＲ１８の
値（″参照”を示すタグ値かはいっている）を比較し、
等しければ、デレファレンスを行うと決定しフラグ出力
２２を反転する。そして、次のサイクルで続けて読み出
し命令を行う。今度は前サイクルとフラグ出力２２が反
転しているのでＭＩＦＲ２１７がアドレスレジスタとし
て働くようにメモリアドレスバス１０への出力セレクタ
２０が動作し、読み出しデータがＭＩＦＲＩ １６に
入力されるように人力ゲートが制御される。このサイク
ルも同様にタグ部比較回路１９によりフラグ出力を制御
する（第２図参照）。
場合の動作について説明する。まず、初期設定としてＭ
ＩＦＲｌ １６がメモリアドレス用、ＭｆＦＲ２１７
がメモリデータ用として（動くとする（実際は逆でもか
まわない）。この時タグ部比較回路１９内のフラグをオ
ンとする。まず読み出すアドレスをアドレスレジスタと
して慟〈ＭＩＦＲＩ １６に設定する。この時マイク
ロプログラムではＭＩＦＲＩ １６を直接指定するこ
とはせず、単にアドレスレジスタ（仮にＭＡＲとする）
を指定する。コントロール信号１５はフラグの出力信号
２２とマイクロインストラクションレジスタ８よりデコ
ーダ９により生成されるので、ＭＩＦＲＩ １６の人
力ゲートをオンすることができる。次のサイクルでは読
み出し命令を行う。この時もマイクロプログラムではア
ドレスレジスタ、データレジスタとしてＭＩＦＲＩ
１６、ＭＩＦＲ２１７を直接指定する必要はなく、フラ
グの出力信号を元にメモリアドレスバスへの出力セレク
タ２０やＭＩＦＲＩ １６．ＭＩＦＲ２１７の人力ゲ
ートを制御する。このサイクルではＭＩＦＲ２１７にデ
ータが読み込まれると同時にタグ部比較回路１９によっ
てメモリデータバス１１のタグ部の値とＲＥＦＲ１８の
値（″参照”を示すタグ値かはいっている）を比較し、
等しければ、デレファレンスを行うと決定しフラグ出力
２２を反転する。そして、次のサイクルで続けて読み出
し命令を行う。今度は前サイクルとフラグ出力２２が反
転しているのでＭＩＦＲ２１７がアドレスレジスタとし
て働くようにメモリアドレスバス１０への出力セレクタ
２０が動作し、読み出しデータがＭＩＦＲＩ １６に
入力されるように人力ゲートが制御される。このサイク
ルも同様にタグ部比較回路１９によりフラグ出力を制御
する（第２図参照）。
以上説明したように、この発明によれば、デレファレン
スの際に、２つのレジスタを、夫々アドレスレジスタは
データレジスタとして、データレジスタはアドレスレジ
スタとして機能するように中央処理装置の機能を切替え
ているので、“アドレス”をデータレジスタから演算器
を介してアドレスレジスタに転送する必要がなく、デレ
ファレンス時間を短かくでき、又演算器使用の無駄かは
ふける。
スの際に、２つのレジスタを、夫々アドレスレジスタは
データレジスタとして、データレジスタはアドレスレジ
スタとして機能するように中央処理装置の機能を切替え
ているので、“アドレス”をデータレジスタから演算器
を介してアドレスレジスタに転送する必要がなく、デレ
ファレンス時間を短かくでき、又演算器使用の無駄かは
ふける。
第１図はこの発明の一実施例の要部の構成図、第２図は
同実施例のデレファレンス処理のフローチャート、第３
図は従来例の要部の構成図、第４図はデレファレンスを
説明する図、第５図は従来例のデレファレンス処理のフ
ローチャートである。 図中、１は中央処理装置（ＣＰＵ）、９はマイクロ命令
デコーダ、１６．１７はアドレス又はデータ用レジスタ
、１９はタグ部比較回路（デレファレンス決定手段）、
２０．２１は出力セレクタ、２２はコントロール信号で
ある。 なお、図中、同一符号は同−又は相当部分を示す。 第２図
同実施例のデレファレンス処理のフローチャート、第３
図は従来例の要部の構成図、第４図はデレファレンスを
説明する図、第５図は従来例のデレファレンス処理のフ
ローチャートである。 図中、１は中央処理装置（ＣＰＵ）、９はマイクロ命令
デコーダ、１６．１７はアドレス又はデータ用レジスタ
、１９はタグ部比較回路（デレファレンス決定手段）、
２０．２１は出力セレクタ、２２はコントロール信号で
ある。 なお、図中、同一符号は同−又は相当部分を示す。 第２図
Claims (1)
- （１）中央処理装置内に、主記憶を読み書きするための
アドレスレジスタとデータレジスタを設ける情報処理装
置であって、夫々アドレスレジスタ或はデータレジスタ
となる２つのレジスタと、主記憶から読み出したデータ
のタグ部の値によりデレファレンスを行うことを決定す
るデレファレンス決定手段と、該デレファレンス決定手
段の出力により前記２つのレジスタが夫々アドレスレジ
スタはデータレジスタとして又データレジスタはアドレ
スレジスタとして機能するように前記中央処理装置の機
能を切替える切替手段とを備えていることを特徴とする
情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6687589A JPH02289011A (ja) | 1989-03-18 | 1989-03-18 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6687589A JPH02289011A (ja) | 1989-03-18 | 1989-03-18 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02289011A true JPH02289011A (ja) | 1990-11-29 |
Family
ID=13328485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6687589A Pending JPH02289011A (ja) | 1989-03-18 | 1989-03-18 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02289011A (ja) |
-
1989
- 1989-03-18 JP JP6687589A patent/JPH02289011A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5828859A (en) | Method and apparatus for setting the status mode of a central processing unit | |
| JPH02289011A (ja) | 情報処理装置 | |
| KR960012354B1 (ko) | 마이크로 프로세서 | |
| US4628450A (en) | Data processing system having a local memory which does not use a directory device with distributed resident programs and a method therefor | |
| JPS59218569A (ja) | マイクロ・コンピユ−タ | |
| JPS6226728B2 (ja) | ||
| US5151980A (en) | Buffer control circuit for data processor | |
| JPH04237346A (ja) | マイクロプロセッサシステム | |
| JPS629926B2 (ja) | ||
| JP2679603B2 (ja) | マイクロコンピュータ | |
| JPS60193046A (ja) | 命令例外検出方式 | |
| JPS63317857A (ja) | メモリアクセス回路 | |
| JPS6320631A (ja) | レジスタ選択方式 | |
| JPH0535499A (ja) | データ処理装置及びデータ処理方法 | |
| JPS59165143A (ja) | デ−タ処理装置 | |
| JPS58109950A (ja) | ヒドンメモリアクセス制御回路 | |
| JPH01169639A (ja) | 記憶装置 | |
| JPS61175731A (ja) | マイクロプログラム制御方式 | |
| JPH02281349A (ja) | マイクロコンピュータ | |
| JPH05298178A (ja) | 半導体集積回路 | |
| JPH01196639A (ja) | 情報処理装置 | |
| JPS6125248A (ja) | ベ−スレジスタ専用ア−キテクチヤ | |
| JPH04305783A (ja) | マイクロコンピュータ | |
| JPS60189043A (ja) | プロセツサ | |
| JPH03168845A (ja) | 命令実行制御方式 |