JPH02299008A - タイマ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 （産業上の利用分野） 本発明は、例えばリアルタイムクロックなどに適用され
、計時動作を行なうタイマ回路に関する。

従来の技術 リアルタイムクロックでは、タイマ回路によって生成さ
れる年２月１日、曜日２時間９分１秒等のタイマデータ
を順次読み出すものとなっているおり、タイマデータ読
出し中にタイマデータの桁上げがなされると、読出した
タイマデータが誤ったものとなってしまうおそれがある
。

そこで、このように誤ったタイマデータを得てしまうこ
とを防止するために従来は、読出したタイマデータを前
回に読出したタイマデータと比較し、異なっている場合
には最初から再びタイマデータの読出しを行なういわゆ
る二度読みをおこなっている。

この二度読みは、例えば第４図に示すような処理によっ
て行われる。すなわち、制御部はタイマデータの読出し
処理に入ると、まずステップ４ａにおいて読出しを行な
う桁（以下、読出し桁と称する）を「１秒」の桁に決定
し、次にステップ４ｂにおいて読出し桁のタイマデータ
（ｎ）を読出す。そして次にステップ４ｃにおいて、ス
テップ４ｄで読出したタイマデータｎと、前回に読出し
たタイマデータ（ｍ）とを比較する。

ここで、タイマデータｎとタイマデータｍとが一致した
ら、ステップ４ｄにおいて全タイマデータの読出しが終
了したか否かの判断を行なう。

ここで、全タイマデータの読出しが終了していれば、処
理をメインルーチンに戻す。また、全タイマデータの読
出しが終了していなければ処理をステップ４ｅに移行し
、このステップ４ｅにおいて読出し桁を次の桁（例えば
、「１秒」桁＝「１０秒」桁＝「１時間桁」桁＝「１０
時間」桁−・・・・・・「１年」桁→「１０年」桁とい
う順番に設定されている）に変更し、ステップ４ｂ以降
の処理を繰返す。

一方、ステップ４Ｃにおいてタイマデータｎとタイマデ
ータｍとが一致しなかった場合、当該読出し桁の桁上げ
があったので、処理をステップ４ｆに移行し、このステ
ップ４ｆにおいてタイマデータｎをタイマデータｍとし
、その後メインルーチンに戻る。

このようにタイマデータ読出し中に桁上げが行われてタ
イマデータ読出しの処理を終了した場合、制御部はメイ
ンルーチンから再びタイマデータ読出し処理に入り、上
述した処理を行なう。

したがって、場合によっては第４図に示す処理を何度も
繰り返さなければならなく、処理のオーバヘッドが非常
に大きいものとなっている。

また、誤ったタイマデータを得てしまうことを防止する
別の手段として、タイマデータの読出し中にはタイマ回
路の動作をディゼーブルとして桁上げが生じないように
する方法や、クロック同期回路を設けてタイマクロック
（Ｉ　Ｈｚ）の立ち上がりエツジを検出し、制御部に対
して割り込みをかける方法などがある。

ところが、この方法のうちの前者の方法では、クロック
ホールド回路を必要とする上に、タイマ回路の計時に遅
れが生じるおそれがある。さらに、タイマ回路がディゼ
ープル状態であるときに電源がＯＦＦとなると誤動作し
てしまうため、パワーダウンを検出してタイマ回路をイ
ネーブルにする手段を付加する必要がある。

また、前述した２つの方法のうちの後者の方法では、ク
ロック同期回路や割り込みコントローラなどを設けなけ
ればならなず、ハードウェア的に負荷が掛かる。

（発明が解決しようとする課題） 以上のように従来のタイマ回路では、タイマデータ続出
し中にタイマデータの桁上げがなされることによって読
出したタイマデータが誤ったものとなってしまうことを
防止する手段を講じているために、処理のオーバヘッド
が大きくなったり、ハードウェア的に負荷が掛かったり
、更には計時に遅れが生じたりするといった不具合を有
していた。

本発明はこのような事情を考慮してなされたものであり
、その目的とするところは、簡易な構成でありながら桁
上げ中におけるタイマデータの読出しを禁止することが
でき、ソフトウェア的・ハードウェア的に負荷が掛かる
ことがなく、かつ計時に遅れが生じることのないタイマ
回路を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明は、少なくとも桁上げ中はタイマデータ読出しを
禁止する信号（ビジィ信号）を出力するようにした。

（作　用） このような手段を講じたことにより、少なくとも桁上げ
中はデータ読出しを禁止する信号が出力されるので、本
タイマ回路からタイマデータを読出す側において、上記
データ読出しを禁止する信号を監視し、上記データ読出
しを禁止する信号が出力されていない期間にタイマデー
タを読出せば、桁上げ中におけるタイマデータの読出し
を行なってしまうことがない。

（実施例） 以下、図面を参照して本発明の一実施例に係るタイマ回
路に付き説明する。

第１図は同タイマ回路を適用して構成されるリアルタイ
ムクロックの構成を示す図である。図中、１は１５個の
Ｄ−フリップフロップ回路（以下、ＦＦと称する）ｌａ
〜１０により構成された周知の構成の分周器であり、第
１段のＦＦ１ａに入力されている基準クロックＣＬＫ３
２ＫＨｚ（周波数３２．７８８ＫＨｚ　）を１５分周し
、ＩＨｚのクロックＴ　Ｉ　Ｈｚを生成する。この分周
器１で生成されたクロックＴＩＨｚはＦＦ２の入力端子
およびＦＦ３のクロック端子に入力されており、ＦＦ２
では、ＦＦ１ｂのセット出力Ｔ８ＫＨｚ（周波数８．１
９ＫＨｚ　）の立ち上がりに同期することによって１／
１６＋ａｓ分シフトされ、タイマクロックＲＴＣＩＨｚ
とされる。このタイマクロックＲＴＣＩＨｚは周知の構
成のタイマカウンタ４に入力され、計時動作に供される
。

ＦＦ３はタイマデータの読出しを禁止する信号としての
ビジィ信号ＲＴＣＢＵＳＹを生成するものであり、クロ
ックＴＩＨｚの立ち上がりからクリアがなされるまでの
期間にｒＨＪレベルの信号を出力する。このＦＦ３から
出力されるビジィ信号ＲＴＣＢＵＳＹに応じて、ステー
タスレジスタ５中のどシイフラグが０Ｎ１０ＦＦされる
。

６はＮＡＮＤゲートであり、分周器１の第１段のＦＦ１
ａのリセット出力Ｔ１６ＫＨｚ（周波数１６．３８４Ｋ
Ｈｚ　）および第２段のＦＦ１ｂのリセット出力Ｔ８Ｋ
Ｈｚ、第３段のＦＦ１ｃのセット出力Ｔ４ＫＨｚ（周波
数４．０９８　ＫＨｚ　）がそれぞれ入力されている。

このＮＡＮＤゲート６の出力は、ＡＮＤゲート７を介し
てＦＦ３のクリア端子に入力されている。なお、ＡＮＤ
ゲート７にはリセット信号ＲＥＳＥＴも入力されている
。ここでＡＮＤゲート７は負論理であり、ＮＡＮＤゲー
ト６の出力およびリセット信号ＲＥＳＥＴの論理和を取
り、その結果をＦＦ３のクリア信号として出力する。

次に以上のように構成されたリアルタイムクロックの動
作を第２図に示すタイムチャートを参照しながら説明す
る。

本リアルタイムクロックでは、基準クロックＣＬ　Ｋ　
３２　ＫＨｚを１５分周して得たＩＨｚのクロックＴＩ
ＨｚをＦＦ３のクロックとして入力し、このクロックＴ
ＩＨｚの立ち上がりでビジィ信号ＲＴＣＢＵＳＹがｒＨ
Ｊレベルとなり、タイマデータの読出しが禁止される。

（Ｔ１時点）。

このＴ１時点から１／１６ｉｓが経過し、１２時点に至
ると、ＦＦ２の出力、すなわちタイマクロックＲＴ　Ｃ
１１１ｚがｒＨＪレベルとなり、従ってタイマカウンタ
４は桁上げを行なう。

さらに、この１２時点から１／１６＋ａｓが経過すると
（Ｔ３時点）、分周器１の第１段のＦＦ１ａのリセット
出力Ｔ　１６　ＫＩＩｚおよび第２段のＦ　Ｆ　ｉ　ｂ
のリセット出力Ｔ８ＫＨｚ、第３段のＦ　Ｆ　１　ｃの
セット出力Ｔ　４　ＫＨｚがそれぞれｒＨＪレベルとな
り、ＮＡＮＤゲート６の出力がｒＬＪレベルとなる。こ
れにより、ＡＮＤゲート７の出力も「Ｌ」レベルとなり
、ＦＦ３がクリアされる。従って、ＦＦ３の出力するビ
ジィ信号ＲＴＣＢＵＳＹは「Ｌ」レベルとなり、タイマ
データの読出しが許可される。

このように、タイマクロックＲＴＣＩＨｚの立ち上がり
時点Ｔ２、すなわち桁上げ時点の前後それぞれの１／１
６＋ｍｓにわたってビジィ信号ＲＴＣＢＵＳＹがｒＨＪ
レベルとなり、タイマデータの読出しが禁止される。

したがって、本リアルタイムクロック制御部（図示せず
）は、例えば次のようにタイマデータ読出し処理を行な
う。すなわち、第３図に示すように、ステップ３ａにお
いてステータスレジスタ５のビジィフラグをチェックし
、ステップ３ｂにおいてステータスレジスタ５のビジィ
フラグが「１」であるか否かの判断を行う。

ここで、ビジィフラグが「１」であれば、ステップ３ａ
でのとシイフラグのチェックを繰返し、ビジィフラグが
「０」になるのを待つ。

そして、ステップ３ｂにおいてビジィフラグが「０」に
なったら、ステップ３Ｃにおいて、桁上げの有無のチェ
ックなどを行なうことなく、全タイマデータを一括的に
読出し、これを現在のタイマデータとする。

このように本実施例によれば、桁上げ時点の前後それぞ
れの１／１６ＩＩｌｓにわたってビジィ信号ＲＴＣＢＵ
ＳＹがｒＨＪレベルとなり、ステータスレジスタ５のビ
ジィフラグが「１」にセットされるので、本リアルタイ
ムクロックの制御部は上述したような非常に簡便な処理
によって正しいタイマデータを読出すことができ、ソフ
トウェア的およびハードウェア的な付加が生じない。ま
た、計時動作を停止させるようなことがないので、計時
に遅れが生じたりすることもない。

なお、本発明は上記実施例に限定されるものではない。

例えば、上記実施例ではビジィ信号ＲＴＣＢＵＳＹをｒ
ＨＪレベルとする期間をタイマクロックＲＴＣＩＨｚの
立ち上がり時点の前後それぞれの１／１６ｉｓにわたる
期間（１／８ｍｓの期間）としているが、この期間龜タ
イマクロックＲＴＣＩＨｚの立ち上がり時点を含んでい
ればいかなる時間であっても良い。また、上記実施例に
おいては本発明に係るタイマ回路をリアルタイムクロッ
クに適用しているが、例えばタイマカウンタサーキット
やプログラマブルインターバルタイマなどといった他の
装置に適用することも可能である。このほか、本発明の
要旨を逸脱しない範囲で種々の変形実施が可能である。

［発明の効果］ 本発明によれば、少なくとも桁上げ中はタイマデータ読
出しを禁止する信号を出力するようにしたので、簡易な
構成でありながら桁上げ中におけるタイマデータの読出
しを禁止することができ、ソフトウェア的・ハードウェ
ア的に負荷が掛かるこでがなく、かつ計時に遅れが生じ
ることのないタイマ回路となる。

【図面の簡単な説明】

第１図乃至第３図は本発明の一実施例に係るタイマ回路
を説明する図であり、第１図は同タイマ回路を適用して
構成されたリアルタイムクロックの構成を示す図、第２
図は動作タイムチャート、第３図はタイマデータ読出し
処理の一例を示すフローチャート、第４図は従来技術を
説明する図である。 １・・・分周器、１ａ〜１ｏ・・・Ｄ−フリップフロッ
プ回路（ＦＦ）　、２．３・・・Ｄ−フリップフロップ
回路（ＦＦ）　、４・・・タイマカウンタ、５・・・ス
テータスレジスタ、６・・・ＮＡＮＤゲート、７・・・
ＡＮＤゲート。

Claims (1)

【特許請求の範囲】
1. 少なくとも桁上げ中はタイマデータの読出しを禁止する
   信号を出力する手段を具備したことを特徴とするタイマ
   回路。