JPH0230616B2 - - Google Patents
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- JPH0230616B2 JPH0230616B2 JP56192251A JP19225181A JPH0230616B2 JP H0230616 B2 JPH0230616 B2 JP H0230616B2 JP 56192251 A JP56192251 A JP 56192251A JP 19225181 A JP19225181 A JP 19225181A JP H0230616 B2 JPH0230616 B2 JP H0230616B2
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- Japan
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- transistor
- mos transistors
- connection point
- controlled
- common connection
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
発明の技術分野
この発明は、例えばマルチプレクサ回路のスイ
ツチ素子として用いられる半導体アナログスイツ
チ回路に関する。
ツチ素子として用いられる半導体アナログスイツ
チ回路に関する。
発明の技術的背景とその問題点
従来、いわゆるスイツチ素子としての半導体ア
ナログスイツチ回路は、デイジタル回路，アナロ
グ回路等に広く用いられている。第１図はマルチ
プレクサ回路を示すもので、図において、１１，
１２は半導体アナログスイツチ回路、１３，１４
はインバータ、Coは負荷容量である。この回路
は第２図のタイミングチヤートに示すように、ス
イツチ駆動用信号CK1がロー(L)レベルの時出力信
号VOUTの電位がV1となり、CK2がＬレベルの時
にV2となつて負荷容量Coを駆動するものである。
ナログスイツチ回路は、デイジタル回路，アナロ
グ回路等に広く用いられている。第１図はマルチ
プレクサ回路を示すもので、図において、１１，
１２は半導体アナログスイツチ回路、１３，１４
はインバータ、Coは負荷容量である。この回路
は第２図のタイミングチヤートに示すように、ス
イツチ駆動用信号CK1がロー(L)レベルの時出力信
号VOUTの電位がV1となり、CK2がＬレベルの時
にV2となつて負荷容量Coを駆動するものである。
しかし、上記のような構成では、クロツクの切
換時に信号CK1，CK2がともにハイ(H)レベルであ
るため、第３図および第４図ａ，ｂの等価回路に
示すようにこの信号がゲート，ソース（ドレイ
ン）間の容量Cnp，CnN（以下、ミラー容量と称
す）を介して出力端へ漏れ、この出力端への電荷
の注入による誤差電圧がオフセツト電圧として出
力される欠点がある。
換時に信号CK1，CK2がともにハイ(H)レベルであ
るため、第３図および第４図ａ，ｂの等価回路に
示すようにこの信号がゲート，ソース（ドレイ
ン）間の容量Cnp，CnN（以下、ミラー容量と称
す）を介して出力端へ漏れ、この出力端への電荷
の注入による誤差電圧がオフセツト電圧として出
力される欠点がある。
上記オフセツト電圧をΔVとして定量的に説明
する。スイツチ回路のオン―オフ時の出力端の電
荷量を電荷保存則を用いて計算すると、 Covp＋CnpVp−CnN（VDD−Vp） Co（Vp＋ΔV）−Cnp （VDD−Vp−ΔV）＋CnN（Vp−ΔV） ΔVCnp−CnN／Co＋Cnp＋CnN×VDD となる。ただし、ここではリーク電流やスイツチ
のオン―オフ時の過渡状態におけるもれ電流は無
視している。上式より明らかなように「Cnp
CnN」であればそのオフセツト電圧は極小にする
ことができ、出力端の電位には影響がない。とこ
ろが、各トランジスタのゲート上のアルミニウム
電極と、ソース（ドレイン）を形成する拡散層の
オーバーラツプ面積を等しくしても、実際の拡散
層はP+，N+の濃度や熱処理、および電位をかけ
た時の空乏層ののび等により、上記オーバーラツ
プ面積は必ずしも等しくならない。
する。スイツチ回路のオン―オフ時の出力端の電
荷量を電荷保存則を用いて計算すると、 Covp＋CnpVp−CnN（VDD−Vp） Co（Vp＋ΔV）−Cnp （VDD−Vp−ΔV）＋CnN（Vp−ΔV） ΔVCnp−CnN／Co＋Cnp＋CnN×VDD となる。ただし、ここではリーク電流やスイツチ
のオン―オフ時の過渡状態におけるもれ電流は無
視している。上式より明らかなように「Cnp
CnN」であればそのオフセツト電圧は極小にする
ことができ、出力端の電位には影響がない。とこ
ろが、各トランジスタのゲート上のアルミニウム
電極と、ソース（ドレイン）を形成する拡散層の
オーバーラツプ面積を等しくしても、実際の拡散
層はP+，N+の濃度や熱処理、および電位をかけ
た時の空乏層ののび等により、上記オーバーラツ
プ面積は必ずしも等しくならない。
第５図，第６図はそれぞれ、上記第１図に示し
たアナログスイツチ回路１１，１２のパターン構
成例を示すもので、第５図に示すパターンの場合
は、ゲート部のチヤネル長(L)の方向がマスクのＹ
方向と一致し、第６図の場合は、チヤネル長(L)の
方向がマスクのＸ方向と一致している。第５図お
よび第６図において１５はＰチヤネル型MOSト
ランジスタ、１６はＮチヤネル型MOSトランジ
スタ、１７はゲート電極、１８はコンタクト、１
９はP+の拡散層、２０はN+の拡散層、２１およ
び２２はそれぞれ上記第３図における寄生容量
Cnp，CnNである。
たアナログスイツチ回路１１，１２のパターン構
成例を示すもので、第５図に示すパターンの場合
は、ゲート部のチヤネル長(L)の方向がマスクのＹ
方向と一致し、第６図の場合は、チヤネル長(L)の
方向がマスクのＸ方向と一致している。第５図お
よび第６図において１５はＰチヤネル型MOSト
ランジスタ、１６はＮチヤネル型MOSトランジ
スタ、１７はゲート電極、１８はコンタクト、１
９はP+の拡散層、２０はN+の拡散層、２１およ
び２２はそれぞれ上記第３図における寄生容量
Cnp，CnNである。
ところで、MOS製造工程においては、上述し
たように必ずマスクずれによる多少の製造のばら
つきが発生する。
たように必ずマスクずれによる多少の製造のばら
つきが発生する。
すなわち、第５図に示す回路においては、第７
図ａあるいは第８図ａに示すように±Ｙ方向にパ
ターンがずれるとその寄生容量Cnp，CnNは第７
図ｂ，第８図ｂに示すように片寄る。また、第６
図に示す回路においては、第９図ａあるいは第１
０図ａに示すように±Ｘ方向にパターンがずれる
とその寄生容量Cnp，CnNは第９図ｂ，第１０図
ｂに示すように入力，出力端で片寄る。上述した
マスクずれによる容量の片寄りは、P+，N+拡散
の深さxjの違い以上のばらつきを生じる欠点があ
る。
図ａあるいは第８図ａに示すように±Ｙ方向にパ
ターンがずれるとその寄生容量Cnp，CnNは第７
図ｂ，第８図ｂに示すように片寄る。また、第６
図に示す回路においては、第９図ａあるいは第１
０図ａに示すように±Ｘ方向にパターンがずれる
とその寄生容量Cnp，CnNは第９図ｂ，第１０図
ｂに示すように入力，出力端で片寄る。上述した
マスクずれによる容量の片寄りは、P+，N+拡散
の深さxjの違い以上のばらつきを生じる欠点があ
る。
発明の目的
この発明は上記のような事情を鑑みてなされた
もので、その目的とするところは、マスクずれが
生じてもアナログスイツチ回路のオフセツト電圧
の変動をおさえることができ、高精度な出力が得
られる半導体アナログスイツチ回路を提供するこ
とである。
もので、その目的とするところは、マスクずれが
生じてもアナログスイツチ回路のオフセツト電圧
の変動をおさえることができ、高精度な出力が得
られる半導体アナログスイツチ回路を提供するこ
とである。
発明の概要
すなわち、この発明においては、第１の半導体
アナログスイツチ回路に、第２の半導体アナログ
スイツチ回路を並列接続して設け、第１の半導体
アナログスイツチ回路の一端から入力信号を供給
し、上記第１，第２の半導体アナログスイツチ回
路の接続点から出力信号を得るように構成したも
のである。
アナログスイツチ回路に、第２の半導体アナログ
スイツチ回路を並列接続して設け、第１の半導体
アナログスイツチ回路の一端から入力信号を供給
し、上記第１，第２の半導体アナログスイツチ回
路の接続点から出力信号を得るように構成したも
のである。
発明の実施例
以下、この発明の一実施例について図面を参照
して説明する。第１１図はその回路図、第１２図
は第１１図のパターン構成例を示す平面図であ
る。この回路は、第１の半導体アナログスイツチ
回路２３に第２の半導体アナログスイツチ回路２
４を並列接続して設けスイツチ回路２３の一端か
ら入力信号INを供給するとともに、上記各スイ
ツチ回路２３，２４にスイツチ駆動信号CK，
を供給して各トランジスタを導通制御し、第１，
第２のアナログスイツチ回路２３，２４の接続点
から出力信号OUTを得るように構成したもので
ある。ここで上記回路を構成する各トランジスタ
のチヤネル幅は上記第３図の回路におけるトラン
ジスタのチヤネル幅の1/2に設定する。したがつ
て各ミラー容量は1/2Cnp，1/2CnNとなる。図に
おいてCINは入力端子とゲート電極間に寄生する
ミラー容量を示し、COUTは出力端子とゲート電極
間に寄生するミラー容量を示している。上記各ト
ランジスタのミラー容量は1/2Cnpあるいは1/2
CnNと設定したが、入出力端間のミラー容量はそ
れぞれ「Cnp＋CnN」であり、従来と同じである。
して説明する。第１１図はその回路図、第１２図
は第１１図のパターン構成例を示す平面図であ
る。この回路は、第１の半導体アナログスイツチ
回路２３に第２の半導体アナログスイツチ回路２
４を並列接続して設けスイツチ回路２３の一端か
ら入力信号INを供給するとともに、上記各スイ
ツチ回路２３，２４にスイツチ駆動信号CK，
を供給して各トランジスタを導通制御し、第１，
第２のアナログスイツチ回路２３，２４の接続点
から出力信号OUTを得るように構成したもので
ある。ここで上記回路を構成する各トランジスタ
のチヤネル幅は上記第３図の回路におけるトラン
ジスタのチヤネル幅の1/2に設定する。したがつ
て各ミラー容量は1/2Cnp，1/2CnNとなる。図に
おいてCINは入力端子とゲート電極間に寄生する
ミラー容量を示し、COUTは出力端子とゲート電極
間に寄生するミラー容量を示している。上記各ト
ランジスタのミラー容量は1/2Cnpあるいは1/2
CnNと設定したが、入出力端間のミラー容量はそ
れぞれ「Cnp＋CnN」であり、従来と同じである。
第１３図および第１４図は、上記第１２図のよ
うなパターン構成において、＋Ｘ方向にマスクず
れが生じた場合の各トランジスタにおけるミラー
容量の増減を示している。すなわち、第１の半導
体アナログスイツチ回路２３のＰチヤネル形トラ
ンジスタTP1およびＮチヤネル形トランジスタ
TN1の入力側におけるミラー容量はそれぞれCnp，
CnNで、出力側のミラ容量はほぼ「０」、第２の
半導体アナログスイツチ回路２４のＰチヤネル形
トランジスタTP2およびＮチヤネル形トランジス
タTN2の入力側のミラー容量はそれぞれほぼ
「０」、出力側のミラー容量はCnp，CnNである。
したがつて、入出力端のミラー容量は「Cnp＋
CnN」となりマスクずれのない場合と同じであ
る。また、同様にして−Ｘ方向にずれた場合もミ
ラー容量は「Cnp＋CnN」である。
うなパターン構成において、＋Ｘ方向にマスクず
れが生じた場合の各トランジスタにおけるミラー
容量の増減を示している。すなわち、第１の半導
体アナログスイツチ回路２３のＰチヤネル形トラ
ンジスタTP1およびＮチヤネル形トランジスタ
TN1の入力側におけるミラー容量はそれぞれCnp，
CnNで、出力側のミラ容量はほぼ「０」、第２の
半導体アナログスイツチ回路２４のＰチヤネル形
トランジスタTP2およびＮチヤネル形トランジス
タTN2の入力側のミラー容量はそれぞれほぼ
「０」、出力側のミラー容量はCnp，CnNである。
したがつて、入出力端のミラー容量は「Cnp＋
CnN」となりマスクずれのない場合と同じであ
る。また、同様にして−Ｘ方向にずれた場合もミ
ラー容量は「Cnp＋CnN」である。
さらにＹ方向のずれについては、通常、拡散の
深さxj方向ののびがマスクずれの限界値よりも大
きいので無視でき、ゲート穴内に拡散領域を納め
ることができる。
深さxj方向ののびがマスクずれの限界値よりも大
きいので無視でき、ゲート穴内に拡散領域を納め
ることができる。
第１５図は従来広く用いられているオフセツト
補正回路で、直列接続したＰチヤネル形トランジ
スタTP3，TP4をそれぞれ制御信号CKおよびイン
バータ２５を介した信号で導通制御すること
により入力信号INを制御して出力信号OUTを得
るものである。この回路においてはトランジスタ
TP3とTP4とのチヤネル幅比を２：１にしてミラ
ー容量比を２：１にしている。
補正回路で、直列接続したＰチヤネル形トランジ
スタTP3，TP4をそれぞれ制御信号CKおよびイン
バータ２５を介した信号で導通制御すること
により入力信号INを制御して出力信号OUTを得
るものである。この回路においてはトランジスタ
TP3とTP4とのチヤネル幅比を２：１にしてミラ
ー容量比を２：１にしている。
しかし、この回路においてもマスクずれにより
トランジスタTP3の出力側のミラー容量が「０」
となると充分な成果が期待できない。このような
欠点を除去するために第１６図に示すようにトラ
ンジスタTP3，TP4をそれぞれ分割して設ければ、
上記実施例と同様な効果が得られる。第１７図に
第１６図の回路のパターン構成例を示す。
トランジスタTP3の出力側のミラー容量が「０」
となると充分な成果が期待できない。このような
欠点を除去するために第１６図に示すようにトラ
ンジスタTP3，TP4をそれぞれ分割して設ければ、
上記実施例と同様な効果が得られる。第１７図に
第１６図の回路のパターン構成例を示す。
発明の効果
以上説明したようにこの発明によれば、マスク
ずれが生じてもアナログスイツチ回路のオフセツ
ト電圧の変動をおさえることができ高精度な出力
が得られる半導体アナログスイツチ回路が得られ
る。
ずれが生じてもアナログスイツチ回路のオフセツ
ト電圧の変動をおさえることができ高精度な出力
が得られる半導体アナログスイツチ回路が得られ
る。
第１図，第２図はそれぞれ従来のマルチプレク
サ回路を示す図およびそのタイミングチヤート、
第３図および第４図ａ，ｂはそれぞれ上記第１図
の回路における半導体アナログスイツチ回路の寄
生容量を説明するための図、第５図，第６図はそ
れぞれ従来の半導体アナログスイツチ回路のパタ
ーン構成例を示す図、第７図〜第１０図はそれぞ
れ上記第５図および第６図のパターン構成におけ
るマスクずれによる寄生容量の変動を説明するた
めの図、第１１図，第１２図はそれぞれこの発明
の一実施例に係る半導体アナログスイツチ回路を
示す回路図およびそのパターン構成図、第１３
図，第１４図は、上記第１１図，第１２図の回路
およびパターンにおけるマスクずれによる寄生容
量を説明する図、第１５図は従来広く用いられて
いるオフセツト補正回路を示す図、第１６図はこ
の発明の他の実施例について説明するためのもの
で、上記第１５図に示した回路にこの発明を適用
した回路を示す図、第１７図は上記第１６図に示
した回路のパターン構成例を示す図である。 TP1，TP2，TN1，TN2…MOSトランジスタ、
IN…入力信号、OUT…出力信号、CK，…制
御信号。
サ回路を示す図およびそのタイミングチヤート、
第３図および第４図ａ，ｂはそれぞれ上記第１図
の回路における半導体アナログスイツチ回路の寄
生容量を説明するための図、第５図，第６図はそ
れぞれ従来の半導体アナログスイツチ回路のパタ
ーン構成例を示す図、第７図〜第１０図はそれぞ
れ上記第５図および第６図のパターン構成におけ
るマスクずれによる寄生容量の変動を説明するた
めの図、第１１図，第１２図はそれぞれこの発明
の一実施例に係る半導体アナログスイツチ回路を
示す回路図およびそのパターン構成図、第１３
図，第１４図は、上記第１１図，第１２図の回路
およびパターンにおけるマスクずれによる寄生容
量を説明する図、第１５図は従来広く用いられて
いるオフセツト補正回路を示す図、第１６図はこ
の発明の他の実施例について説明するためのもの
で、上記第１５図に示した回路にこの発明を適用
した回路を示す図、第１７図は上記第１６図に示
した回路のパターン構成例を示す図である。 TP1，TP2，TN1，TN2…MOSトランジスタ、
IN…入力信号、OUT…出力信号、CK，…制
御信号。
Claims (1)
- 【特許請求の範囲】 １ 制御信号で導通制御される第１導電型の第
1MOSトランジスタと、 一端および他端が上記第1MOSトランジスタの
一端および他端にそれぞれ接続され、上記制御信
号で導通制御される第１導電型の第2MOSトラン
ジスタと、 一端が上記第１，第2MOSトランジスタの一端
側共通接続点に接続され、上記制御信号と逆相の
信号で導通制御される第２導電型の第3MOSトラ
ンジスタと、 一端が上記第１乃至第3MOSトランジスタの一
端側共通接続点に接続され、他端が上記第3MOS
トランジスタの他端および上記第１，第2MOSト
ランジスタの他端側共通接続点に接続され、上記
制御信号と逆相の信号で導通制御される第２導電
型の第4MOSトランジスタとを備え、 上記第１乃至第4MOSトランジスタのチヤネル
幅は等しく、上記第１乃至第4MOSトランジスタ
の一端側共通接続点を入，出力端子の一方とし、
上記第１乃至第4MOSトランジスタの他端側共通
接続点を入，出力端子の他方とするように構成し
たことを特徴とする半導体アナログスイツチ回
路。 ２ 一端および他端が共通接続され、制御信号で
導通制御される第１導電型の第1MOSトランジス
タと、 一端および他端が上記第1MOSトランジスタの
一端および他端の共通接続点にそれぞれ接続さ
れ、上記制御信号で導通制御される第１導電型の
第2MOSトランジスタと、 一端が上記第１，第2MOSトランジスタの一端
および他端の共通接続点に接続され、上記制御信
号と逆相の信号で導通制御される第２導電型の第
3MOSトランジスタと、 一端および他端が上記第3MOSトランジスタの
一端および他端にそれぞれ接続され、上記制御信
号と逆相の信号で導通制御される第２導電型の第
4MOSトランジスタとを備え、 上記第１，第3MOSトランジスタのチヤネル幅
は等しく、且つ上記第２，第4MOSトランジスタ
のチヤネル幅は、上記第１，第3MOSトランジス
タの1/2に設定され、上記第３，第4MOSトラン
ジスタの他端側共通接続点を入，出力端子の一方
とし、上記第１乃至第4MOSトランジスタの一端
側共通接続点を入，出力端子の他方とするように
構成したことを特徴とする半導体アナログスイツ
チ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192251A JPS5894232A (ja) | 1981-11-30 | 1981-11-30 | 半導体アナログスイッチ回路 |
| US06/445,038 US4511814A (en) | 1981-11-30 | 1982-11-29 | Semiconductor analog switch circuit with compensation means to minimize offset of output voltage |
| DE8282111036T DE3279877D1 (en) | 1981-11-30 | 1982-11-30 | Semiconductor analog switch circuit using mos transistors |
| EP82111036A EP0080732B1 (en) | 1981-11-30 | 1982-11-30 | Semiconductor analog switch circuit using mos transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192251A JPS5894232A (ja) | 1981-11-30 | 1981-11-30 | 半導体アナログスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5894232A JPS5894232A (ja) | 1983-06-04 |
| JPH0230616B2 true JPH0230616B2 (ja) | 1990-07-09 |
Family
ID=16288176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192251A Granted JPS5894232A (ja) | 1981-11-30 | 1981-11-30 | 半導体アナログスイッチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4511814A (ja) |
| EP (1) | EP0080732B1 (ja) |
| JP (1) | JPS5894232A (ja) |
| DE (1) | DE3279877D1 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5943824B2 (ja) * | 1982-03-03 | 1984-10-24 | 三菱電機株式会社 | 半導体集積回路装置 |
| JPS5994923A (ja) * | 1982-11-22 | 1984-05-31 | Toshiba Corp | アナログ・スイツチ回路 |
| US4651037A (en) * | 1983-06-07 | 1987-03-17 | Nec Corporation | Precision analog switching circuit employing MOS transistors |
| JPS60194819A (ja) * | 1984-03-17 | 1985-10-03 | Mitsubishi Electric Corp | チヨツパ型比較器 |
| US4607176A (en) * | 1984-08-22 | 1986-08-19 | The United States Of America As Represented By The Secretary Of The Air Force | Tally cell circuit |
| GB2170954B (en) * | 1985-02-13 | 1988-09-07 | Rca Corp | Transmission gates with compensation |
| JPH07101709B2 (ja) * | 1987-05-12 | 1995-11-01 | 三菱電機株式会社 | 容量制御装置 |
| JPS6442916A (en) * | 1987-08-10 | 1989-02-15 | Fujitsu Ltd | Low noise analog switch |
| US4812688A (en) * | 1987-12-30 | 1989-03-14 | International Business Machines Corporation | Transistor delay circuits |
| GB8811458D0 (en) * | 1988-05-13 | 1988-06-15 | Am Int | Two phase multiplexer circuit |
| JP2591066B2 (ja) * | 1988-05-31 | 1997-03-19 | 富士通株式会社 | アナログスイッチ回路 |
| US5047825A (en) * | 1988-06-09 | 1991-09-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having a decoder portion of complementary misfets employing multi-level conducting layer and a memory cell portion |
| JPH01317077A (ja) * | 1988-06-17 | 1989-12-21 | Toshiba Corp | クランプ回路 |
| US5206553A (en) * | 1988-06-17 | 1993-04-27 | Kabushiki Kaisha Toshiba | Clamping circuit |
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| JPH0276321A (ja) * | 1988-09-12 | 1990-03-15 | Fuji Xerox Co Ltd | 薄膜トランジスタアレイ |
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- 1982-11-29 US US06/445,038 patent/US4511814A/en not_active Expired - Lifetime
- 1982-11-30 EP EP82111036A patent/EP0080732B1/en not_active Expired
- 1982-11-30 DE DE8282111036T patent/DE3279877D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0080732A2 (en) | 1983-06-08 |
| EP0080732A3 (en) | 1985-11-06 |
| EP0080732B1 (en) | 1989-08-09 |
| JPS5894232A (ja) | 1983-06-04 |
| US4511814A (en) | 1985-04-16 |
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