JPH023162A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH023162A JPH023162A JP63148812A JP14881288A JPH023162A JP H023162 A JPH023162 A JP H023162A JP 63148812 A JP63148812 A JP 63148812A JP 14881288 A JP14881288 A JP 14881288A JP H023162 A JPH023162 A JP H023162A
- Authority
- JP
- Japan
- Prior art keywords
- digit lines
- circuit
- period
- voltage
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 14
- 238000010586 diagram Methods 0.000 description 10
- 239000003990 capacitor Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にダイナミック型の
メモリセルと接続するディジット線をプリチャージする
回路を備えた半導体記憶装置に関する。
メモリセルと接続するディジット線をプリチャージする
回路を備えた半導体記憶装置に関する。
従来、この種の半導体記憶装置においては、１メモリサ
イクル中にアクティブ期間とノンアクティブ期間とを有
し、ノンアクティブ期間中にディジット線の電位のバラ
ンスとプリチャージを行なう必要がある。このときのプ
リチャージのレベルは電源電圧■。Ｃの１／２の電圧よ
り若干低い電圧に設定される。
イクル中にアクティブ期間とノンアクティブ期間とを有
し、ノンアクティブ期間中にディジット線の電位のバラ
ンスとプリチャージを行なう必要がある。このときのプ
リチャージのレベルは電源電圧■。Ｃの１／２の電圧よ
り若干低い電圧に設定される。
従来のこの種の半導体記憶装置の回路の一例を第４図に
示す。
示す。
また、この回路の各部信号の波形を第５図に示す。
次の、この回路の動作について説明する。
まず、アクティブ期間Ｔ、中にディジット線４Ａ、４Ｂ
は各々が高レベルと低レベルになっており、かつプリチ
ャージ指令信号φ、は低レベルである。
は各々が高レベルと低レベルになっており、かつプリチ
ャージ指令信号φ、は低レベルである。
ノンアクティブ期間Ｔ２に移行するとプリチャージ指令
信号φ１は高レベルに変化する。
信号φ１は高レベルに変化する。
するとプリチャージ制御回路２のＮ型のトランジスタ０
２１〜Ｑ２３が同時に導通状態となりディジット線４Ａ
、４Ｂのバランス動作が行なわれディジット線４Ａ、４
Ｂのレベルはそれぞれ（ＶｃｃＯ）／２となりバランス
が完了する。
２１〜Ｑ２３が同時に導通状態となりディジット線４Ａ
、４Ｂのバランス動作が行なわれディジット線４Ａ、４
Ｂのレベルはそれぞれ（ＶｃｃＯ）／２となりバランス
が完了する。
しかしディジット線４Ａ 、４Ｂの必要な最終レベルは
、Ｖｃｃ／２から０．５Ｖ程度低い電圧とする必要があ
るため、電圧補正回路６によりその補正を行う。
、Ｖｃｃ／２から０．５Ｖ程度低い電圧とする必要があ
るため、電圧補正回路６によりその補正を行う。
今、電圧補正回路６のコンデンサＣ６１の容量を記号と
同じＣ６１とし、ディジット線４Ａ 、４Ｂの容量をＣ
Ｄとすると、これらディジット線４Ａ。
同じＣ６１とし、ディジット線４Ａ 、４Ｂの容量をＣ
Ｄとすると、これらディジット線４Ａ。
４Ｂの最終レベルＶは、これら容量による分割比で定め
られた次式のとおりとなる。
られた次式のとおりとなる。
ＣＤ ＋Ｃ６□ ２
このコンデンサＣ６１を補正容量と呼び、この回路方式
を容量補正方式と呼んでいる。
を容量補正方式と呼んでいる。
前述した従来の半導体記憶装置は、容量補正方式により
ディジット線４Ａ 、４Ｂの電圧を補正する構成となっ
ているので、補正用のコンデンサＣ６１の容量が大きく
なり、半導体チップ上でのコンデンサＣ６□の占める面
積が大きくなるためにチップサイズが大きくなるという
欠点がある。
ディジット線４Ａ 、４Ｂの電圧を補正する構成となっ
ているので、補正用のコンデンサＣ６１の容量が大きく
なり、半導体チップ上でのコンデンサＣ６□の占める面
積が大きくなるためにチップサイズが大きくなるという
欠点がある。
本発明の目的は、チップサイズを小さくすることができ
る半導体記憶装置を提供することにある。
る半導体記憶装置を提供することにある。
本発明の半導体記憶装置は、第１及び第２のディジット
線とそれぞれ接続する第１及び第２のメモリセルと、第
１及び第２の端子をそれぞれ対応する前記第１及び第２
のディジット線に接続し、プリチャージ指令信号により
これら第１及び第２のディジット線を導電圧とするプリ
チャージ制御回路と、このプリチャージ制御回路の第３
の端子と接地電位端子との間に接続され前記プリチャー
ジ指令信号の前縁から第１の期間経過後筒２の期間導通
状態となって前記第１及び第２のディジット線を所定の
電圧とする電圧補正回路とを有している。
線とそれぞれ接続する第１及び第２のメモリセルと、第
１及び第２の端子をそれぞれ対応する前記第１及び第２
のディジット線に接続し、プリチャージ指令信号により
これら第１及び第２のディジット線を導電圧とするプリ
チャージ制御回路と、このプリチャージ制御回路の第３
の端子と接地電位端子との間に接続され前記プリチャー
ジ指令信号の前縁から第１の期間経過後筒２の期間導通
状態となって前記第１及び第２のディジット線を所定の
電圧とする電圧補正回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、第１及び第２のディジット線４Ａ 、４
Ｂとそれぞれ接続する第１及び第２のメモリセルＩＡ、
１．８と、Ｎ型のトランジスタＱ２１〜Ｑ２３を備え、
第１及び第２の端子ＴＭ、。
Ｂとそれぞれ接続する第１及び第２のメモリセルＩＡ、
１．８と、Ｎ型のトランジスタＱ２１〜Ｑ２３を備え、
第１及び第２の端子ＴＭ、。
ＴＭ２をそれぞれ対応する第１及び第２のディジ線４Ａ
、４Ｂに接続し、プリチャージ指令信号Φ１によりこ
れらディジット線４Ａ 、４Ｂを導電圧にするプリチャ
ージ制御回路２と、・遅延回路３１、Ａ、３１Ｂ、イン
バータ３２、ＡＮＤ型のゲート回路３３及びＮ型のトラ
ンジスタＱ３１を備え、プリチャージ制御回路２の第３
の端子ＴＭ。
、４Ｂに接続し、プリチャージ指令信号Φ１によりこ
れらディジット線４Ａ 、４Ｂを導電圧にするプリチャ
ージ制御回路２と、・遅延回路３１、Ａ、３１Ｂ、イン
バータ３２、ＡＮＤ型のゲート回路３３及びＮ型のトラ
ンジスタＱ３１を備え、プリチャージ制御回路２の第３
の端子ＴＭ。
と接地電位端子との間に接続され、プリチャージ指令信
号Φ１の前縁から第１の期間（ｔｌ）経過後、第２の期
間（ｔ２〉導通状態となって第１及び第２のディジット
線４Ａ 、４ａを所定の電圧（Ｖ ｃｃ／ ２−八Ｖ）
とする電圧補正回路３とを有する構成となっている。
号Φ１の前縁から第１の期間（ｔｌ）経過後、第２の期
間（ｔ２〉導通状態となって第１及び第２のディジット
線４Ａ 、４ａを所定の電圧（Ｖ ｃｃ／ ２−八Ｖ）
とする電圧補正回路３とを有する構成となっている。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するための各部信号の
波形図である。
波形図である。
まず、アクティブ状ｆｉ（Ｔｔ）からノンアクティブ状
Ｆｆｆｆ（Ｔ２）に移行すると、プリチャージ指令信号
Φ１が低レベルから高レベルに変化するなめ、ディジッ
ト線４Ａ、４ＢのレベルＤ Ｔ 、 ｆｆｔは（ｖｃｃ
−ｏ）／Ｆに変化する。
Ｆｆｆｆ（Ｔ２）に移行すると、プリチャージ指令信号
Φ１が低レベルから高レベルに変化するなめ、ディジッ
ト線４Ａ、４ＢのレベルＤ Ｔ 、 ｆｆｔは（ｖｃｃ
−ｏ）／Ｆに変化する。
次に、プリチャージ指令信号Φ１は遅延回路３１Ａによ
って時間ｔ１だけ遅延されてゲート回路３３の一方の入
力端に伝達されると共に遅延回路３１Ｂに伝達され、こ
の遅延回路３１Ｂとインバーク３２を介してゲート回路
３の他方の入力端に伝達される。
って時間ｔ１だけ遅延されてゲート回路３３の一方の入
力端に伝達されると共に遅延回路３１Ｂに伝達され、こ
の遅延回路３１Ｂとインバーク３２を介してゲート回路
３の他方の入力端に伝達される。
この結果、ゲート回路３３の出力端にワンショットパル
スΦ２が発生し、このワンショットパルスΦ２によりＮ
型のトランジスタＱ３１が期間ｔ２だけ導通状態となり
ディジット線４Ａ、４ＢのレベルＤｒ 、ＤＴをΔ■だ
け下げて所定の電圧（Ｖ ｃｃ／ ２−Δ■）とする。
スΦ２が発生し、このワンショットパルスΦ２によりＮ
型のトランジスタＱ３１が期間ｔ２だけ導通状態となり
ディジット線４Ａ、４ＢのレベルＤｒ 、ＤＴをΔ■だ
け下げて所定の電圧（Ｖ ｃｃ／ ２−Δ■）とする。
第３図は本発明の第２の実施例の電圧補正回路の回路図
である。
である。
この実施例の電圧補正回路３Ａは、ゲート回路３３Ａに
ＮＡＮＤ型回路全回路たトランジスタＱ３２にｐ型のト
ランジスタを使用したものである。
ＮＡＮＤ型回路全回路たトランジスタＱ３２にｐ型のト
ランジスタを使用したものである。
なお、プリチャージ指令信号Φ１の前縁から期間ｔ１経
過後、期間ｔ２だけ導通状態となる電圧補正回路は、こ
れら実施例とは別の回路構成で、しかも大容量の容量素
子を含むことなく形成することができる。
過後、期間ｔ２だけ導通状態となる電圧補正回路は、こ
れら実施例とは別の回路構成で、しかも大容量の容量素
子を含むことなく形成することができる。
このように、本発明による半導体記憶装置の電圧補正回
路は、大容量の容量素子を含んでいないので、チップサ
イズを小さくすることができる。
路は、大容量の容量素子を含んでいないので、チップサ
イズを小さくすることができる。
以上説明したように本発明は、電圧補正回路によりディ
ジット線と接地電位端子との間を所定の期間導通状五と
する構成とすることにより、従来のような大容量の容量
素子が不要となるので、チップサイズを小さくすること
ができる効果がある。
ジット線と接地電位端子との間を所定の期間導通状五と
する構成とすることにより、従来のような大容量の容量
素子が不要となるので、チップサイズを小さくすること
ができる効果がある。
第１図は本発明の第１の実施例を示す回路図、第２図は
第１図に示された実施例の動作を説明するための各部信
号の波形図、第３図は本発明の第２の実施例の電圧補正
回路の回路図、第４図は従来の半導体記憶装置の一例を
示す回路図、第５図は第４図に示された半導体記憶装置
の動作を説明するための各部信号の波形図である。 ＬＡ、ＩＢ・・・メモリセル、２・・・プリチャージ制
御回路、３，３Ａ・・・電圧補正回路、４Ａ 、４Ｂ・
・・ディジット線、５Ａ、５Ｂ・・・ワード線、６・・
・電圧補正回路、３１Ａ、３１１１・・・遅延回路、３
２・・・インバータ、３３，３３Ａ、６１・・・ゲート
回路、Ｃ１，Ｃ２、Ｃ６１・・・コンデンサ、Ｑ＋ 、
Ｑ２ 。 Ｑ２１〜Ｑ２３． Ｑ３＋、 Ｑ３２１ Ｑ６＋、 Ｑ
６２・・・トランジスタ。
第１図に示された実施例の動作を説明するための各部信
号の波形図、第３図は本発明の第２の実施例の電圧補正
回路の回路図、第４図は従来の半導体記憶装置の一例を
示す回路図、第５図は第４図に示された半導体記憶装置
の動作を説明するための各部信号の波形図である。 ＬＡ、ＩＢ・・・メモリセル、２・・・プリチャージ制
御回路、３，３Ａ・・・電圧補正回路、４Ａ 、４Ｂ・
・・ディジット線、５Ａ、５Ｂ・・・ワード線、６・・
・電圧補正回路、３１Ａ、３１１１・・・遅延回路、３
２・・・インバータ、３３，３３Ａ、６１・・・ゲート
回路、Ｃ１，Ｃ２、Ｃ６１・・・コンデンサ、Ｑ＋ 、
Ｑ２ 。 Ｑ２１〜Ｑ２３． Ｑ３＋、 Ｑ３２１ Ｑ６＋、 Ｑ
６２・・・トランジスタ。
Claims (1)
- 第１及び第２のディジット線とそれぞれ接続する第１
及び第２のメモリセルと、第１及び第２の端子をそれぞ
れ対応する前記第１及び第２のディジット線に接続し、
プリチャージ指令信号によりこれら第１及び第２のディ
ジット線を導電圧とするプリチャージ制御回路と、この
プリチャージ制御回路の第３の端子と接地電位端子との
間に接続され前記プリチャージ指令信号の前縁から第１
の期間経過後第２の期間導通状態となって前記第１及び
第２のディジット線を所定の電圧とする電圧補正回路と
を有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148812A JP2641904B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63148812A JP2641904B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023162A true JPH023162A (ja) | 1990-01-08 |
| JP2641904B2 JP2641904B2 (ja) | 1997-08-20 |
Family
ID=15461263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63148812A Expired - Lifetime JP2641904B2 (ja) | 1988-06-15 | 1988-06-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2641904B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5106076A (en) * | 1990-07-02 | 1992-04-21 | Mita Industrial Co., Ltd. | Sorter controller |
| JP2006054017A (ja) * | 2004-08-13 | 2006-02-23 | Micron Technology Inc | メモリディジット線のキャパシタ支持によるプレチャージ |
-
1988
- 1988-06-15 JP JP63148812A patent/JP2641904B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5106076A (en) * | 1990-07-02 | 1992-04-21 | Mita Industrial Co., Ltd. | Sorter controller |
| JP2006054017A (ja) * | 2004-08-13 | 2006-02-23 | Micron Technology Inc | メモリディジット線のキャパシタ支持によるプレチャージ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2641904B2 (ja) | 1997-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4896297A (en) | Circuit for generating a boosted signal for a word line | |
| JP2652694B2 (ja) | 昇圧回路 | |
| JPH01171194A (ja) | 半導体記憶装置 | |
| JP2895319B2 (ja) | 昇圧クランプ回路及びこれを設けた出力バッファ回路 | |
| JPH04119600A (ja) | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 | |
| EP0085436B1 (en) | Buffer circuits | |
| US4788457A (en) | CMOS row decoder circuit for use in row and column addressing | |
| JPH1079191A (ja) | 半導体メモリ装置の内部昇圧電圧発生器 | |
| US4622479A (en) | Bootstrapped driver circuit for high speed applications | |
| US4496850A (en) | Semiconductor circuit for enabling a quick rise of the potential _on the word line for driving a clock signal line | |
| US4716303A (en) | MOS IC pull-up circuit | |
| JPH023162A (ja) | 半導体記憶装置 | |
| JPS5877092A (ja) | メモリの読取り方法 | |
| JPS6256599B2 (ja) | ||
| US4103345A (en) | Semiconductor memory with data detection circuit | |
| US4914323A (en) | Boot-strap type signal generating circuit | |
| JPH048876B2 (ja) | ||
| JPS5839117A (ja) | Ｍｏｓトランジスタ駆動回路 | |
| JPH0458206B2 (ja) | ||
| JPH1056373A (ja) | 論理回路 | |
| JPH11306761A (ja) | データ入出力回路、半導体記憶装置および情報処理装置 | |
| JPH04305894A (ja) | スタティックメモリセル | |
| JPH0677806A (ja) | 半導体記憶装置の出力回路 | |
| JP2690554B2 (ja) | 半導体記憶装置 | |
| JPH09231749A (ja) | 電圧供給回路 |