JPH04142637A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、ＣＰＵとＩ／Ｏインターフェースを介した
メモリとのアクセスの制御をするメモリ制御回路につい
てのものである。

［従来の技術］ 次に、従来技術によるＣＰＵと周辺装置の構成を第５図
により説明する。

第５図の１はＣＰＵ、２０はメモリ、３０はＩ／Ｏイン
ターフェース、４０はＩｌｏである。

第５図に示すように、ＣＰＵ１がアクセスする周辺装置
にはメモリ２０とｌ／Ｏ４０がある。

ＣＰＵＩがメモリ２０ヘアクセスするときは、ＣＰｔＪ
ｌとメモリ２０のアドレス１１が直接接続されているの
で、メモリ２０はＣＰｔＪｌのアドレッシング空間に置
かれたメモリとして、ＣＰＵ　１はメモリ２０のアドレ
スを直接参照することができる。

一方、ＣＰＵＩがｌ／Ｏ４０ヘアクセスするときは、Ｃ
ＰＵＩのアドレス１１と、ｌ／Ｏ４０のアドレスは直接
接続されていないので、ＣＰＵ　１はアドレス１１にｌ
／Ｏ４０と接続されている工／Ｑインターフェース３０
を選択するアドレスを出力し、Ｉ／Ｏインターフェース
３０を介して工／Ｏ４０とのデータを入出力する。

次に、ｌ／Ｏ４０がメモリのときのＣＰｔＪと周辺装置
の構成を第６図により説明する。

第６図の１はＣＰＵ、３はデコーダ、５はメモリ、４は
アドレスポインタ回路である。

ＣＰＵ１のアドレス１１はデコーダ３に入力され、デコ
ーダ３は入力されたアドレスをデコードし、アドレスポ
インタ回路４を選択する信号３１と、メモリ５を選択す
る信号３２を発生し、それぞれアドレスポインタ回路４
、メモリ５に出力する。

アドレスポインタ回路４からの出力４１は、メモリ５の
アドレスに接続され、メモリ５をアクセスするアドレス
は、アドレスポインタ回路４が発生する。

ＣＰＵ１のデータ１２はアドレスポインタ回路４とメモ
リ５へ接続される。

ＣＰＵＩのリード／ライト信号１３はメモリ５に接続さ
れる。

ＣＰＵ １のアドレス１１は、メモリ５に接続されていないので
、メモリ５の内容を直接参照することはできない。

第５図のＩ／Ｏインターフェース３０は第６図のデコー
ダ３に対応し、第５図のｌ／Ｏ４０は第６図のアドレス
ポインタ回路４とメモリ５に対応し７ている。

第６図の作用を第７図のタイムチャートにより説明する
。

第７図の※１はアドレスポインタ回路４を選択するアド
レスであり２　※２はＣＰｔＪｌがアクセスをするメモ
リ５のアドレスである。また、※３はメモリ５を選択す
るアドレスであり、×４はＣＰＵ１がメモリ５とアクセ
スするデータである。

ＣＰＵ１はメモリ５をアクセスするために２つのＣＰＵ
サイクルを発生する。

第７図のｉｌｌのＣＰｔＪサイクルＡは、ＣＰｔＪ　１
がメモリ５をアクセスするアドレスをアドレスポインタ
回路４に設定するサイクルである。

ＣＰＵＩの発生するアドレスは、アドレスポインタ回路
４を選択するアドレスとなり、デコーダ３は入力された
アドレスからアドレスポインタ回路４を選択する信号３
１を発生する。

ＣＰＵ１はメモリ５をアクセスするアドレスをデータ１
２に出力し、選択されているアドレスポインタ回路４に
ＣＰＵＩがアクセスしようとするメモリ５のアドレスを
設定する。

以上により第１のＣＰＵサイクルＡが終了する。

第７図の第２のＣＰＵサイクルＢは、ＣＰＵＩがメモリ
５とデータの入出力をするサイクルである。

ＣＰＵ１は、メモリ５を選択するアドレス１１を発生し
、デコーダ３に出力する。デコーダ３は、入力したアド
レスによりメモリ５を選択する信号３２を発生する。

メモリ５に入力されるメモリアドレス４１は、第１のＣ
ＰｔＪサイクルでアドレスポインタ回路４に設定した値
となる。

ＣＰＵＩはメモリ５と接続されているデータ１２に、Ｃ
ＰＵＩからのリードライト信号１３により、このサイク
ルがリードサイクルであればメモリ５からＣＰＵＩへ、
データがライトサイクルであればＣＰＵＩからメモリ５
ヘデータが転送され、ＣＰｔＪｌとメモリ５との間のデ
ータを入出力する。

以上により、第２のＣＰＵサイクルＢが終了する。

このようにして、第１・第２のＣＰＵサイクルでＣＰＵ
Ｉのメモリ５への１回のアクセスが完了する。

第６図のＣＰｔＪｌのアドレスを４ビツトとし、ＣＰＵ
Ｉがアドレス／Ｏ００を発生したときにアドレスポイン
タ回路４の選択信号３１を出力し、ＣＰＵＩがアドレス
／Ｏ／Ｏを発生したときにメモリ５の選択信号３２を出
力するデコーダ３と、２ビツトのメモリアドレス４１を
入力し、深さ４の容量をもつメモリ５を装備するシステ
ムを具体例として考え、ＣＰＵＩとメモリ５のアドレッ
シング空間と、ＣＰＵＩがメモリ５の全容ｔ４にデータ
「Ａ」、　ｒＢＪ、　ｒｃＪ、　ｒＤＪを書き込むとき
のタイミングチャートを第８図により説明する。

第８図の第１ＣＰＵサイクルＡで、ＣＰＵ１は／Ｏ００
のアドレスとＯＯのデータを出力する。

アドレス／Ｏ００は、アドレスポインタ回路４の選択ア
ドレスであるので、アドレスポインタ回路４にメモリ５
のメモリアドレス４１となるＯＯを設定する。

第２ＣＰＩＪサイクル１２で、ＣＰＵ１は／Ｏ／Ｏのア
ドレスとｒＡＪのデータを出力する。アドレス／Ｏ／Ｏ
はメモリ５の選択アドレスとなり、メモリ５は第１ＣＰ
Ｕサイクル１１で設定されたメモリ５のメモリアドレス
のＯＯを入力し、ＣＰＵ１からのデータｒＡＪを入力し
、アドレスＯＯにｒＡＪを格納する。

これと同じ方法で、第３．５．７のＣＰＵサイクル１３
．１５．１７でアドレスポインタ回路４に、メモリ５の
メモリアドレスをそれぞれ０１．／Ｏ．１１を設定し、
第４．６．８のＣＰＵサイクル１４．１６．１８でメモ
リ５のそれぞれのアドレス０１に対してｒＢＪのデータ
、／Ｏのアドレスに対してＦＣ」のデータ、１１のアド
レスに対して「Ｄ」のデータを格納し、メモリ５の全ア
ドレスに対してデータの書き込みが完了する。

［発明が解決しようとする課題］ ＣＰＵＩがｌ／Ｏ４０として置かれたＣＰＵ　１から直
接アドレス参照できないメモリ５をアクセスするときに
、ＣＰＵＩは２つのＣＰＵサイクルを必要とし、メモリ
５のアドレスを設定するというサイクルが必要になる。

これは、ＣＰＵＩがメモリ５をアクセスするために２命
令を要することになり、ソフトウェアの高速性、作成の
容易性の障害となる。

［課題を解決するための手段］ ＣＰＵＩがアドレス１１が直接接続されていないメモリ
５をアクセスする場合において、メモリ５を仮想的にＣ
ＰＵＩのアドレッシング空間に配置し、アドレス／デー
タ制御回路２を付加し、デコーダ３に出力するアドレス
とアドレスポインタ回路４とメモリ５へのデータを制御
することにより、メモリ５をＣＰＵ１が仮想的に直接ア
ドレス参照することができるようになり、従来では２命
令を必要としたメモリ５へのアクセスを１命令で実現す
ることができる。これにより、ソフトウェアの高速性、
作成の容易性が実現できる。

［作用］ 次に、Ｉｌｏがメモリのときのこの発明によるメモリ制
御回路の構成を第１図により説明する。

第１図の２はアドレス／データ制御回路であり、その他
は第６図と同じものである。ｌ／Ｏ４０はアドレスポイ
ンタ回路４とメモリ５で構成されており、Ｉ／Ｏインタ
ーフェース３０はアドレス／データ制御回路２とデコー
ダ３で構成されている。

メモリ５をＣＰＵＩのＣＰＵアドレッシング空間上にメ
モリ５と同容量のメモリ空間を仮想的に配置する。

ＣＰＵＩはメモリ５をアクセスするためにＣＰＵアドレ
ッシング空間上に配置されたメモリ５の仮想アドレスを
出力する。

このアドレスはメモリ５の仮想アドレスであることを認
識するベースアドレス部とメモリ５のメモリアドレスを
示すオフセットアドレス部からなる。

アドレス／データ制御回路２ではアドレス１１を入力し
、メモリ５の仮想アドレスであることを認識し、このＣ
ＰｔＪｌのメモリ５アクセスのサイクルを２つのサイク
ルに分ける。

第１のサイクルは、アドレスポインタ回路４に対し７て
メモリ５のメモリアドレス４１を設定するサイクルであ
る。

アドレス／データ制御回路２は、デコーダ３へのＩ／Ｏ
アドレス２１ヘアドレスポインタ回路４を選択するアド
レスを発生する。

デコーダ３は入力されたＩ／Ｏアドレス２１によりアド
レスポインタ選択信号３１をアドレスポインタ回路４に
出力する。

アドレスポ・ｒンタ回路４への工／○データ２２には、
ＣＰ　ｔＪ　、１からのアドレス１１のうちのメモリア
ドレスとなるオフセットアドレス部が出力さ１４１、乙
。

アドレスポインタ回路４が選択され、メモリ５のメモリ
アドレスが設定され第１のサイクルが終了する。

第２のサイケ１しは、ＣＰＵＩとメモリ５とのア、シセ
スのサイクルとなる。

アドレス／データ制御回路２は分けられた２っめのサイ
クルのＩ／Ｏアドレス２１にメモリ５を選択するアドレ
スを出力する。

デコーダ３は入力されたＩ／Ｏアドレス２１によりメモ
リ５の選択信号３２を、メモリ５に出力する。

メモリ５とアドレス／データ制御回路２との工／Ｏデー
タ２２とアドレス／データ制御回路２とＣＰＵＩとのデ
ータ１２は、ＣＰｔＪｌからのリード・ライト信号１３
によりリードサイクルのときはメモリ５からＣＰＵＩヘ
　ライトサイクルのときにはＣＰＵＩからメモリ５ヘデ
ータが転送される。

このときのメモリ５のメモリアドレス４１は第１のサイ
クルでアドレスポインタ回路４に設定された値となる。

以上により、ＣＰＵＩのメモリ５へのアクセスは、ＣＰ
ＵＩがＣＰＵアドレッシング空間に仮想的に配置された
メモリ５のアドレスに対して行なうことにより１つのサ
イクルで終了する。

第１図のアドレス／データ制御回路２の具体的な回路を
第２図により説明する。

第２図の２Ａはデコーダ、２Ｂはタイミング制御回路、
２Ｃはアドレス発生器、２Ｄはセレクタである。

ＣＰ　Ｕ　１からメモリ５の仮想アドレスがアドレス１
１に出力されたとき、デコーダ２Ａはそのアドレスのベ
ースアドレス部を入力し、認識信号２０１をタイミング
制御回路２Ｂに出力する。

タイミング制御回路２Ｂは、このＣＰＵＩのメモリ５へ
のアクセスサイクルを２つのサイクルに分割する。

分割された第１のサイクルでは、アドレス発生器２Ｃは
タイミング制御回路２Ｂがらの信号２０３によりＩ！１
のサイクルであることを示され、デコーダ３へのＩ／Ｏ
アドレス２１にアドレスポインタ回路４の選択アドレス
を出力する。同時に、タイミング制御２Ｂはセレクタ２
Ｄに選択信号２０２を出力する。

セレクタ２Ｄでは第１のサイクルでは、選択信号２０２
によりＣＰＵＩからのアドレス１１のメモリ５のメモリ
アドレスとなるベースアドレス部分をアドレスポインタ
回路４へのＩ／Ｏデータ２２に出力する。

これにより、第１図で説明したメモリ５のメモリアドレ
ス４１をアドレスポインタ回路４に設定する分割された
第１のサイクルを完了する。

分割された第２のサイクルでアドレス発生器２Ｃは、タ
イミング制御２Ｂからの信号２０３により第２のサイク
ルであることを示され、Ｉ／Ｏアドレス２１ヘメモリ５
の選択アドレスを出力する。

タイミング制御２Ｂからの選択信号２０２によりセレク
タはＩ／Ｏデータ２２とデータ１２を接続し、その信号
の方向はリード／ライト信号１３によって決定する。

リードサイクルのときには、Ｉ／Ｏデータ２２からデー
タ１２の方向へ、ライトサイクルのときにはデータ１２
からＩ／Ｏデータ２２の方向へデータは転送され、第１
図で説明したＣＰＵＩとメモリ５とのデータのやりとり
のサイクルが完了する。

以上のように、分割された第１サイクルと第２サイクル
でＣＰＵＩがメモリ５をアクセスするサイクルが完了す
る。このときのＣＰＵサイクルは１サイクルで終わる。

次に、第１図の作用を第３図により説明する。

ＣＰＵＩはメモリ５をアクセスするため、ＣＰＵアドレ
ッシング空間上に配置されたメモリ５の仮想アドレスに
対してデータのアクセスを行なうＣＰＵサイクルを発生
する。これは第３図のＣである。

アドレス／データ制御回路２は、このＣＰＵサイクルＣ
のアドレス１１、データ１２を２分割し、Ｉ／Ｏアドレ
ス２１とＩＯデータ２２のＡ、　　Ｈのサイクルを発生
する。

ＣＰＵサイクルＣのアドレス１１の内容※５はメモリ５
の仮想アドレスを認識するベースアドレスとメモリ５の
メモリアドレス４１のオフセットアドレスをもつ。

データ１２の内容※６はメモリ５ヘアクセスするデータ
である。アドレスポインタ回路４ヘメモリ５のメモリア
ドレス４１を設定するサイクルＡのＩ／Ｏアドレス２１
の内容※１はアドレスポインタ回路４の選択アドレス、
Ｉ／Ｏデータ２２の内容※２はアドレス１１の内容※５
のオフセットアドレス部分となる。

ＣＰＵＩとメモリ５とのアクセスを行なうサイクルＢの
Ｉ／Ｏアドレス２１の内容※３は、メモリ５の選択アド
レス、工／○データはメモリ５ヘアクセスするデータで
、データ」−２の内容※６と同じとなっている。

第３図のサイクルＡ、　　Ｂの１／○アドレス２１、Ｉ
／Ｏデータ２２の内容※１、※２、※３、×４は、第７
図のＣＰＵサイクルＡ、　　Ｂのアドレス１１、データ
１２の内容※１、※２、※３、※４と同じである。

これは、第７図の２つのＣＰＵサイクルで行なりでいる
ことを、第３図では１つのＣＰＵサイクルで完了してい
ることがわかる。

第６図と第８図の同じ手段で第１図をＣＰＵ　１、メモ
リ５のアドレッシング空間、およびｃｐｕ　１がメモリ
５の仮想空間に直接アドレッシングしてメモリ５の全容
量４にデータｒＡＪ、　ｒＢＪ、ｒＣＪ、　ｒＤＪを書
き込むときのタイミングチャー）・を第４図により説明
する。

ＣＰＵ１のアドレスを４ビツトとし、デコーダ３はＣＰ
Ｕ１がアドレス／Ｏ００を発生したときにアドレスポイ
ンタ回路４の選択信号３１を出力し、アドレス／Ｏ／Ｏ
を発生したときにメモリ５の選択信号３２を出力すると
する。

２ビツトのメモリアドレス４１の深さ４の容量をもつメ
モリ５をＣＰＵＩのＣＰＵアドレッシング空間のアドレ
スｏｏｏｏ〜００１１に仮想配置したとする。

ここでＣＰＵＩのアドレス４ビツトのうち上位２ビツト
がベースアドレス、下位２ビツトがオフセットアドレス
とする。ベースアドレスが００のときに、ＣＰＵアドレ
ッシング空間上に仮想配置したメモリ５をアクセスする
ことがわかる。

第４図の第１ＣＰＵサイクル／Ｏ１でＣＰＵＩは０００
０のアドレスとＡのデータを出力する。

アドレス００００のうち、上位２ビツトのベースアドレ
スＯＯは、メモリ５の仮想空間の認識アドレスであるの
で、アドレス／データ制御回路２はこのＣＰＵサイクル
／Ｏ１を２つのサイクル１１．１２に分割し、Ｉ／Ｏア
ドレス２１、工／Ｏデータ２２を２回に分けて出力する
。

サイクル１１はアドレスポインタ回路４に対してメモリ
５のメモリアドレス４１となる。

ＣＰＵＩが出力したアドレスｏｏｏｏのうちの下位２ビ
ツトのオフセットアドレスＯＯを設定するサイクルとな
る。

サイクル１１のＩＯアドレス２１は、アドレスポインタ
回路４の選択アドレスである／Ｏ００、Ｉ／Ｏデータ２
２はＣ，ＰＵＩのアドレスｏｏｏ。

のオフセットアドレス００となる。

サイクル１２はメモリ５ヘデータｒＡＪ　を書き込むサ
イクルとなる。

サイクル１２のＩ／Ｏアドレス２１は゛メモリ５の選択
アドレスである／Ｏ／Ｏ、Ｉ／Ｏデータ２２は、ＣＰＵ
ＩからのデータｒＡＪとなる。

ＣＰＵサイクル／Ｏ１を２つの分割したサイクル１１．
１２によりメモリ５のメモリアドレスＯＯに「Ａ」のデ
ータを書き込むことが完了する。

上記と同様の方法にして、ＣＰＵサイクル／Ｏ２．／Ｏ
３．／Ｏ４にてメモリ５のメモリアドレス０１．／Ｏ．
１１にそれぞれデータｒＢＪ、ＦＣ４、「Ｄ」を格納す
ることができる。

ここで、ＣＰＵＩのアドレッシング空間におい°Ｃ実際
にはアドレスｏｏｏｏ〜００１１をもつメモリは存在し
ていないのであるが、仮想的にメモリ５が００００〜０
０１１のアドレスに配置され、それぞれのアドレスにデ
ータｒＡＪ、　ｒＢＪ、ＦＣ」、　ｒＤＪが格納されて
いるようにみることができる。

ここで第４図のタイミングチャートと第８図のタイミン
グチャートを比較してみると、３３４図のサイクル１１
〜１８のＩ／Ｏアドレス２１、Ｉ／Ｏデータ２２と第８
図のＣＰＵサイクル１１〜１８のアドレス１１、データ
１２が同じであることがわかる。

これは、第８図で２つのＣＰＵサイクルをかけて行なっ
ているアクセスを第４図では１つのＣＰＵサイクルで完
了しているためである。

［発明の効果］ この発明によれば、ＣＰＵＩが直接アドレス参照するこ
とのできないメモリへのアクセスを仮想的にＣＰＵアド
レッシング空間に配置することにより、直接アドレスを
参照することができるようになり、従来では２命令必要
であったアクセスが１命令で完了することになり、ソフ
トウェアの高速性、作成の容易性が実現できた。

【図面の簡単な説明】

第１図はＩｌｏがメモリのときのこの発明によるメモリ
制御回路の構成図、第２図は第１図のアドレス／データ
制御回路２の回路図、第３図は第１図のタイムチャート
、第４図はＣＰＵと仮想空間に配置したメモリのアドレ
ッシング空間とのタイムチャート、第５図は従来技術に
よるＣＰＵと周辺装置の構成図、第６図はＩｌｏがメモ
リである場合のＣＰＵと周辺装置の構成図、第７図は第
６図のタイムチャート、第８図はＣＰＵとメモリのアド
レッシング空間とのタイムチャートである。 １・・・・・・ＣＰＵ、２・・・・・・アドレス／デー
タ制御回路、３・・・・・・デコーダ、４・・・・・・
アドレスポインタ回路、５・・・・・・メモリ。 代理人　　弁理士　　小　俣　欽　同 第 図 アドレス／データ制御回路 第 図 第 図 ＣＰＬＩ＋１ドレッシング空間 第 図

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵ（１）からのアドレス（１１）、リード・ラ
   イト信号（１３）を入力し、Ｉ／Ｏアドレス（２１）を
   出力し、ＣＰＵ（１）とのデータ（１２）とＩ／Ｏデー
   タ（２２）を制御するアドレス／データ制御回路（２）
   と、 Ｉ／Ｏアドレス（２１）を入力し、アドレスポインタ選
   択信号（３１）とメモリ選択信号（３２）を出力するデ
   コーダ（３）と、 デコーダ（３）からの出力（３１）と、Ｉ／Ｏデータ（
   ２２）によりメモリアドレス（４１）を設定するアドレ
   スポインタ回路（４）と、 メモリアドレス（４１）とメモリ選択信号（３２）とリ
   ード・ライト信号（１３）によりアドレス／データ制御
   回路（２）とＩ／Ｏデータ（２２）を入出力とするメモ
   リ（５）とを備え、 メモリ（５）をＣＰＵ（１）のＣＰＵアドレッシング空
   間上にメモリ（５）と同容量のメモリ容量を仮想的に配
   置したとき、ＣＰＵ（１）がメモリ（５）を仮想的に直
   接アドレッシングしてアクセスすることを特徴とするメ
   モリ制御回路。