JPH0242820A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
- Publication number
- JPH0242820A JPH0242820A JP19371288A JP19371288A JPH0242820A JP H0242820 A JPH0242820 A JP H0242820A JP 19371288 A JP19371288 A JP 19371288A JP 19371288 A JP19371288 A JP 19371288A JP H0242820 A JPH0242820 A JP H0242820A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は高速Ａ／Ｄ変換器（素子）に係シ、特に、そ
の直線性の改善に関するものである。
の直線性の改善に関するものである。
第４図は従来の通常市販されているＡ／Ｄ変換器（素子
）を示すブロック図で、（ロ）ｔＩｉＡβ変換素子、（
１） Ｆｉアナログ入力、Ｃ５）はＡ／Ｄ変換用のクロ
ック入力、（６）は低電位側の基準電圧、（７）は高電
位側の基準電圧、叫はディジタル化出力である。
）を示すブロック図で、（ロ）ｔＩｉＡβ変換素子、（
１） Ｆｉアナログ入力、Ｃ５）はＡ／Ｄ変換用のクロ
ック入力、（６）は低電位側の基準電圧、（７）は高電
位側の基準電圧、叫はディジタル化出力である。
次にこの従来例の動作について説明する。第５図はこの
Ａ／Ｄ変換素子ａ’ｈの動作域を示す図で、例えば、ア
ナログ入力（１）に−Ｖになる電圧が入力されると、デ
ィジタル化出力叫として、オールＩＱＩが得られ、＋Ｖ
なる電圧が入力されると、ディジタル化出力（ト）とし
て、オール１１１１が得られることを示している。出力
されるディジタルデータは、ｎビットで素子の仕様によ
り種々のものが市販されている。
Ａ／Ｄ変換素子ａ’ｈの動作域を示す図で、例えば、ア
ナログ入力（１）に−Ｖになる電圧が入力されると、デ
ィジタル化出力叫として、オールＩＱＩが得られ、＋Ｖ
なる電圧が入力されると、ディジタル化出力（ト）とし
て、オール１１１１が得られることを示している。出力
されるディジタルデータは、ｎビットで素子の仕様によ
り種々のものが市販されている。
また、出力データは通常は簡単の友め、純バイナリ−で
示しているが、他の方式のものもある。
示しているが、他の方式のものもある。
ここでは簡単化の几め、純バイナリ−で考えていく。
次に第６図は、Ａ／Ｄ変換素子αηの内部構造を示し几
原理図で、６ビットのＡ／Ｄ変換器の例を示している。
原理図で、６ビットのＡ／Ｄ変換器の例を示している。
図において、ａｇはアナログ入力、■は上位３ビット分
をまず量子化する変換部で、（２）は上位３ビットのデ
ィジタルデータ出力となる。■はこの上位ビットのデー
タを再びアナログ値に変換するＤ／Ａ変換部で、この出
力と、入力−との差をとつｔ残りを、更に３ビットに量
子化するのが、のの下位３ビットのＡ／Ｄ変換部である
。＠は下位３ビットのデータ出力を示す。このような形
式のＬ０変換器を、直並列型Ａ／Ｄ変換器と称している
。
をまず量子化する変換部で、（２）は上位３ビットのデ
ィジタルデータ出力となる。■はこの上位ビットのデー
タを再びアナログ値に変換するＤ／Ａ変換部で、この出
力と、入力−との差をとつｔ残りを、更に３ビットに量
子化するのが、のの下位３ビットのＡ／Ｄ変換部である
。＠は下位３ビットのデータ出力を示す。このような形
式のＬ０変換器を、直並列型Ａ／Ｄ変換器と称している
。
この形式のものでは、上位３ビットのＡ／Ｄ変換部のと
下位３ピントのＤ／Ａ変換部のが厳密に同一のものであ
ることが必要であるが、高速のものではこの同一性が不
完全であるので、得られる６ビットのディジタルデータ
の特性として、第３図（至）に示す工うなものとなるこ
とが多い。すなわち、アナログ入力電圧に対応するディ
ジタル出力値が、上位ビットのビット変化毎にジャンプ
し几り、飽和することが周期的に繰り返される。これを
第３図（１３ａ）、 （１３ｂ）に示す。
下位３ピントのＤ／Ａ変換部のが厳密に同一のものであ
ることが必要であるが、高速のものではこの同一性が不
完全であるので、得られる６ビットのディジタルデータ
の特性として、第３図（至）に示す工うなものとなるこ
とが多い。すなわち、アナログ入力電圧に対応するディ
ジタル出力値が、上位ビットのビット変化毎にジャンプ
し几り、飽和することが周期的に繰り返される。これを
第３図（１３ａ）、 （１３ｂ）に示す。
従来のＡ／Ｄ変換器は、このような特性を示すので、１
個の素子で十分良好な入出力直線性を得ることが困難で
あるという問題点があった。
個の素子で十分良好な入出力直線性を得ることが困難で
あるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、入出力ａｇ性の良好なＡ／Ｄ変換装置を得る
ことを目的とする。
たもので、入出力ａｇ性の良好なＡ／Ｄ変換装置を得る
ことを目的とする。
この発明に係るＡ／Ｄ変換装置は、Ａ／Ｄ変換器を２個
用いて、かかるジャンプや飽和等の非直線性を打消す工
うに構成したものである。
用いて、かかるジャンプや飽和等の非直線性を打消す工
うに構成したものである。
この発明に２いてａ、特性の非直線性を有してはいるが
、この非直線性を含めて、特性の同一なＡ／Ｄ変換器ｔ
２個用い、両者への基準電圧またはアナログ入力電圧の
一方のみ合間Ａ／Ｄ変換器の間で、上位ビット１ビット
相当分互いにシフトさせるとともに１両Ａ／Ｄ ｆ換器
の一方のディジタル出力に上位ピント１ビット分加算し
友ものを、他方のＡ／Ｄ変換器のディジタル出力に加算
することに１って、結果的に非直線性を相殺して、直線
性の良好なＡ／Ｄ変換装置が得られる。
、この非直線性を含めて、特性の同一なＡ／Ｄ変換器ｔ
２個用い、両者への基準電圧またはアナログ入力電圧の
一方のみ合間Ａ／Ｄ変換器の間で、上位ビット１ビット
相当分互いにシフトさせるとともに１両Ａ／Ｄ ｆ換器
の一方のディジタル出力に上位ピント１ビット分加算し
友ものを、他方のＡ／Ｄ変換器のディジタル出力に加算
することに１って、結果的に非直線性を相殺して、直線
性の良好なＡ／Ｄ変換装置が得られる。
以下、この発明の一実施例を図について説明する。第１
図ＩＣＢいて、ｉｔ）はアナログ入力、（２ａ）。
図ＩＣＢいて、ｉｔ）はアナログ入力、（２ａ）。
（２ｂ）は同じ凸極で、不完全性を含めて同一の特性を
示す第１．第２のＡ／Ｄ変換器（素子） 、 ＋３）
、 （４）は第１．第２のディジタル加算器、（５）は
クロック入力、（６）は低電位側基準電圧、（１）は高
電位側基準電圧、（８３、（９３はそれぞれ第１．第２
のＡ／Ｄ変換器（２ａ）、 （２ｂ）のテイジタル化
出力データ、αａ４定数で、ディジタル出力データの上
位ビット１ビット分に相当する値（第６図の例では１８
＃なる定数）、（ロ）は第２デイジタル加算器（４）の
出力データ、＠は本Ａ／Ｄ変換装置の最終ディジタル出
力である０次に動作について説明する。第２図は第１及
び第２ ノＡ／Ｄ変換器（２ａ）と（２ｂ） ＋７）
ＶＨ、ＶＬに印加すれる電圧を示して２す、第１のＡ／
Ｄ変換器（２ａ）のｖＨ大入力、同図右上の（Ｖ−ΔＶ
）、ｖＬ 入力は同図右下（２）−Ｖ、第２ＯＡ／Ｄｉ
換器（ｚ） ＯＶＨ入力は同図左上のＶ、ＶＬ大入力同
図左下（−Ｖ＋ΔＶ）である。
示す第１．第２のＡ／Ｄ変換器（素子） 、 ＋３）
、 （４）は第１．第２のディジタル加算器、（５）は
クロック入力、（６）は低電位側基準電圧、（１）は高
電位側基準電圧、（８３、（９３はそれぞれ第１．第２
のＡ／Ｄ変換器（２ａ）、 （２ｂ）のテイジタル化
出力データ、αａ４定数で、ディジタル出力データの上
位ビット１ビット分に相当する値（第６図の例では１８
＃なる定数）、（ロ）は第２デイジタル加算器（４）の
出力データ、＠は本Ａ／Ｄ変換装置の最終ディジタル出
力である０次に動作について説明する。第２図は第１及
び第２ ノＡ／Ｄ変換器（２ａ）と（２ｂ） ＋７）
ＶＨ、ＶＬに印加すれる電圧を示して２す、第１のＡ／
Ｄ変換器（２ａ）のｖＨ大入力、同図右上の（Ｖ−ΔＶ
）、ｖＬ 入力は同図右下（２）−Ｖ、第２ＯＡ／Ｄｉ
換器（ｚ） ＯＶＨ入力は同図左上のＶ、ＶＬ大入力同
図左下（−Ｖ＋ΔＶ）である。
従って、第１のＡ／Ｄ変換器（２ａ）に入力されるアナ
ログ入力電圧が一■の時、出力（８） ｒｉオールＩＱ
Ｉになり、第２のＡ／Ｄ変換器（２ｂ）に入力されるア
ナログ入力電圧がＶのとき、出力はオール＃ＩＩとなる
。ΔＶなる値は、各素子のディジタルデータ出力の上位
ビット１ビット相当分である。
ログ入力電圧が一■の時、出力（８） ｒｉオールＩＱ
Ｉになり、第２のＡ／Ｄ変換器（２ｂ）に入力されるア
ナログ入力電圧がＶのとき、出力はオール＃ＩＩとなる
。ΔＶなる値は、各素子のディジタルデータ出力の上位
ビット１ビット相当分である。
第３図は、第１１各部のデータを示すものであり、Ｑ３
は第２のＡ／Ｄ変換器（２ｂ）からの出力データ（９）
と、アナログ入力（１）との関係を示すもの、α４は第
１のＡ／Ｄ ｆ換器（２ａ）からの出力データ（８）と
アナログ人力（１，）との関係を示すものである０ここ
ではＷｌｌ及び第２のＡ／Ｄ変換器（２ａ）、 （２ｂ
）の不完全性は（１３ａ） 、 （１３ｂ） ７にどの
ジャンプで示されている。さて、出力データ（９）に上
位ビット１ビット分、即ち第３図の例では＃８′を第２
のディジタル加算器（４）により加え合わせると、出力
データ（ロ）として、第３図の破線折れ縁で示す（ト）
を得ることは明らかである。そこで第１図に示す第１の
Ａ／Ｄ変換素子（２ａ）からの出力データ（８）と、デ
ータ（ロ）と金弟１のディジタル加算器（３）によって
加算し、平均をとれば第３図に太実線αＯで示す出力デ
ータが第１因のこの実施例の最終ディジタル出力＠の点
に得られることになる。この出力データ（６）を示す太
実巌α・から明らかなように、（１３ａ）や（１３ｂ）
のようなジャンプは見られず、入力電圧のすべての点に
わ九って均一のディジタル出力ステップが得られている
。
は第２のＡ／Ｄ変換器（２ｂ）からの出力データ（９）
と、アナログ入力（１）との関係を示すもの、α４は第
１のＡ／Ｄ ｆ換器（２ａ）からの出力データ（８）と
アナログ人力（１，）との関係を示すものである０ここ
ではＷｌｌ及び第２のＡ／Ｄ変換器（２ａ）、 （２ｂ
）の不完全性は（１３ａ） 、 （１３ｂ） ７にどの
ジャンプで示されている。さて、出力データ（９）に上
位ビット１ビット分、即ち第３図の例では＃８′を第２
のディジタル加算器（４）により加え合わせると、出力
データ（ロ）として、第３図の破線折れ縁で示す（ト）
を得ることは明らかである。そこで第１図に示す第１の
Ａ／Ｄ変換素子（２ａ）からの出力データ（８）と、デ
ータ（ロ）と金弟１のディジタル加算器（３）によって
加算し、平均をとれば第３図に太実線αＯで示す出力デ
ータが第１因のこの実施例の最終ディジタル出力＠の点
に得られることになる。この出力データ（６）を示す太
実巌α・から明らかなように、（１３ａ）や（１３ｂ）
のようなジャンプは見られず、入力電圧のすべての点に
わ九って均一のディジタル出力ステップが得られている
。
第７図は、この発明の他の実施例を示すものである。同
図において、第１図と同一符号を用い友ものは、同一の
ものを示して２す、＠は第１のＡ／Ｄ変換器（２ａ）の
入力に設けられｔアナログ加算器である。この実施例で
は第１のＡ／Ｄ変換器（２ａ）のアナログ人力Ｖｉｎに
対し、アナログ人力【１）に上位１ビット相当分の電圧
ΔＶを予め加えてンくことと、両Ａ／Ｄ変換器（２ａ）
、 （２ｂ）の基準電位を共通にした点が第１図の実
施例と異なるが、第３図と同じ効果を奏する。
図において、第１図と同一符号を用い友ものは、同一の
ものを示して２す、＠は第１のＡ／Ｄ変換器（２ａ）の
入力に設けられｔアナログ加算器である。この実施例で
は第１のＡ／Ｄ変換器（２ａ）のアナログ人力Ｖｉｎに
対し、アナログ人力【１）に上位１ビット相当分の電圧
ΔＶを予め加えてンくことと、両Ａ／Ｄ変換器（２ａ）
、 （２ｂ）の基準電位を共通にした点が第１図の実
施例と異なるが、第３図と同じ効果を奏する。
以上のようにこの発明に工れば、不完全ではあるが、同
一の特性を示す一般のＡ／Ｄ変換素子を２個使用するだ
けで、直線性の良好なＡ／Ｄ変換装置を得られる効果が
ある。
一の特性を示す一般のＡ／Ｄ変換素子を２個使用するだ
けで、直線性の良好なＡ／Ｄ変換装置を得られる効果が
ある。
第１図はこの発明の一実施例の構成を示すブロック図、
第２図はこの実施例における両Ａ／Ｄ変換器の基準電位
と動作域とを示す図、第３図はこの実施例に２ける両Ａ
／Ｄ変換器の特性と実施例の動作とをａ明する図、第４
図は従来の１素子からなるＡ／Ｄ変換器の構成を示すブ
ロック図、第５図はこのＡ／Ｄ変換器の動作域な説明す
るｔめの図、第６図は従来のＡ／Ｄ変換器の内部構造を
示す原理図、第７図はこの発明の他の実施例の構造を示
すブロック図である。 図において、（１）はアナログ入力＆ （２ａ）は第
１のＡ／Ｄ変換器、（２ｂ）は第２のＡ／Ｄ変換器、（
３）は第１のディジタル加算器、（４）は第２のディジ
タル加算器、（６）は低電位側基準電位、（７）は高電
位側基準電位、（８）は第１のＡ／Ｉ）変換器のディジ
タル出力データ、（９）は第２のＡ／Ｄ ｆ換器のディ
ジタル出力データ、αＧは定数、（ロ）は第２のディジ
タル加算器の出力データ、（６）はこのＡ／Ｄ変換装置
の最終ディジタル出力である。 な２、図中、同一符号は同一、または相当部分を示す。
第２図はこの実施例における両Ａ／Ｄ変換器の基準電位
と動作域とを示す図、第３図はこの実施例に２ける両Ａ
／Ｄ変換器の特性と実施例の動作とをａ明する図、第４
図は従来の１素子からなるＡ／Ｄ変換器の構成を示すブ
ロック図、第５図はこのＡ／Ｄ変換器の動作域な説明す
るｔめの図、第６図は従来のＡ／Ｄ変換器の内部構造を
示す原理図、第７図はこの発明の他の実施例の構造を示
すブロック図である。 図において、（１）はアナログ入力＆ （２ａ）は第
１のＡ／Ｄ変換器、（２ｂ）は第２のＡ／Ｄ変換器、（
３）は第１のディジタル加算器、（４）は第２のディジ
タル加算器、（６）は低電位側基準電位、（７）は高電
位側基準電位、（８）は第１のＡ／Ｉ）変換器のディジ
タル出力データ、（９）は第２のＡ／Ｄ ｆ換器のディ
ジタル出力データ、αＧは定数、（ロ）は第２のディジ
タル加算器の出力データ、（６）はこのＡ／Ｄ変換装置
の最終ディジタル出力である。 な２、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- （１）上位ビットと下位ビットとを分割してＡ／Ｄ変換
を行う直並列形Ａ／Ｄ変換装置において、Ａ／Ｄ変換で
の非直線性を含めて特性が互いに等しい第１および第２
のＡ／Ｄ変換器を用い、上記両Ａ／Ｄ変換器への基準電
圧またはアナログ入力電圧のいずれか一方のみを上記両
Ａ／Ｄ変換器の間で上位ビット１ビット相当分互いにシ
フトさせるとともに、 上位両Ａ／Ｄ変換器の一方のディジタル出力に上位ビッ
ト１ビット分加算したものを上記他方のＡ／Ｄ変換器の
ディジタル出力に加算することによつて、 全体としてのＡ／Ｄ変換の直線性を向上するようにした
ことを特徴とするＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19371288A JPH0242820A (ja) | 1988-08-02 | 1988-08-02 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19371288A JPH0242820A (ja) | 1988-08-02 | 1988-08-02 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0242820A true JPH0242820A (ja) | 1990-02-13 |
Family
ID=16312538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19371288A Pending JPH0242820A (ja) | 1988-08-02 | 1988-08-02 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0242820A (ja) |
-
1988
- 1988-08-02 JP JP19371288A patent/JPH0242820A/ja active Pending
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