JPH0243769A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0243769A JPH0243769A JP63193862A JP19386288A JPH0243769A JP H0243769 A JPH0243769 A JP H0243769A JP 63193862 A JP63193862 A JP 63193862A JP 19386288 A JP19386288 A JP 19386288A JP H0243769 A JPH0243769 A JP H0243769A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive layer
- metal
- substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明はざンｆ４ングノ９ッド部を改良した半導体装置
及びその製造方法に関するもので、接合型Ｆ’ＥＴ％に
高周波ＧａＡｓ ＦＥＴに使用されるものである。
及びその製造方法に関するもので、接合型Ｆ’ＥＴ％に
高周波ＧａＡｓ ＦＥＴに使用されるものである。
（従来の技術）
この櫨の高周波用ＧａＡｓ ＦＥＴ ｌ／ｉ、現在、半
導体基板上にリフトオフ法で、直接ざンディング・やツ
ドノ−を形成するようにしている。
導体基板上にリフトオフ法で、直接ざンディング・やツ
ドノ−を形成するようにしている。
第２図はこの方法を示すもので、第２図（ａ）に示す如
く半絶縁アンドープＧｍＡｍ基板１１に、Ｎ型動作層（
Ｎ型４成１ｇ）１２を形成し、その後第２図（ｂ）の如
くダートメタル１３、オーミックメタルノ４をそれぞ扛
別に形成し、その後第２図（ｃ）の如くり７トオ７用レ
ソストノ５を塗布する。久にパッドメタルノ−１６を積
層形成してから、す７トオ７法で層１５，１６の不要部
を除去し、こｎＫよって第２図（ｄ）の如く・母ッドメ
タルＪ＠１６を形成する。
く半絶縁アンドープＧｍＡｍ基板１１に、Ｎ型動作層（
Ｎ型４成１ｇ）１２を形成し、その後第２図（ｂ）の如
くダートメタル１３、オーミックメタルノ４をそれぞ扛
別に形成し、その後第２図（ｃ）の如くり７トオ７用レ
ソストノ５を塗布する。久にパッドメタルノ−１６を積
層形成してから、す７トオ７法で層１５，１６の不要部
を除去し、こｎＫよって第２図（ｄ）の如く・母ッドメ
タルＪ＠１６を形成する。
（発明が解決しようとする課題）
現在、製品化さｎているものは、上記のように・ぐッド
メタルノ−１６を、半導体基板ｌＪ上に直接、リフトオ
フ法で形成しているが、これはワイヤ＆ンｒイング侶穎
性等に問題があり、アセンブリ工程に支障全米たした。
メタルノ−１６を、半導体基板ｌＪ上に直接、リフトオ
フ法で形成しているが、これはワイヤ＆ンｒイング侶穎
性等に問題があり、アセンブリ工程に支障全米たした。
というのは、ゲンディングノンツド層１６の厚みが薄い
と、ＧａＡｓ基板１１はもろいので、Ａｕワイヤ等のボ
ンディング時にクラ、りが入シやすい。そこでざンディ
ングノ９．ド）−１６の厚みを厚くすればよいが、する
と第２図（Ｃ）のリフトオフ工程の際に、層１６の段切
れしなくてはいけない部分が段切扛しにくくなり、この
不良発生で、以降のプロセス工程、アセンブリ工程に進
めなくなる。
と、ＧａＡｓ基板１１はもろいので、Ａｕワイヤ等のボ
ンディング時にクラ、りが入シやすい。そこでざンディ
ングノ９．ド）−１６の厚みを厚くすればよいが、する
と第２図（Ｃ）のリフトオフ工程の際に、層１６の段切
れしなくてはいけない部分が段切扛しにくくなり、この
不良発生で、以降のプロセス工程、アセンブリ工程に進
めなくなる。
またＧａＡｓ基板１１のＧａは、アロイ寺の熱工程でＡ
ｕ−ンッド増１６中を拡散しやすく、ＧａがＡｕ−母ツ
ドｊ−１６の表面近傍に来ると、積層１６とＡｕワイヤ
（図示せずンのざンフイング部との接続が良好に行なわ
れず、ボ／デイ／グ不良が生じやすい。そこでＡｕＮ７
デイング”ｙｒ／ｆｌｉ１６の下ＫＧａのバリアとなる
Ｔｉ層をｅけることも考えらｎるが、これでは未だ不充
分である。
ｕ−ンッド増１６中を拡散しやすく、ＧａがＡｕ−母ツ
ドｊ−１６の表面近傍に来ると、積層１６とＡｕワイヤ
（図示せずンのざンフイング部との接続が良好に行なわ
れず、ボ／デイ／グ不良が生じやすい。そこでＡｕＮ７
デイング”ｙｒ／ｆｌｉ１６の下ＫＧａのバリアとなる
Ｔｉ層をｅけることも考えらｎるが、これでは未だ不充
分である。
本発明の目的は、ｒｔｅｙディングの信頼性が同上し、
また製造時に、・平ツドメタル層の段切れが正しく行な
え、またパッドメタルノー下に新たに導入する４′ｔ！
を層が半導体素子の篭＝ノーといっしょに形成できて、
工程複雑化が生じないようにしたことにある。
また製造時に、・平ツドメタル層の段切れが正しく行な
え、またパッドメタルノー下に新たに導入する４′ｔ！
を層が半導体素子の篭＝ノーといっしょに形成できて、
工程複雑化が生じないようにしたことにある。
［発明の構成］
（課ｔＡを解決するだめの手段と作用）本発明は、
（イ）半導体基板上に第１の専奄１ｍを形成し、該導電
ノー上にポンディングパッド層を形成したことを特徴と
する半導体装置である。また本発明は、（ロ） 前記半
導体基板ｄＧａをよむ化合物半導体であり、ルＪ記第１
の導電ノーはＴｉ、Ｍｏ等のＧａに対するパリアノーヲ
形成するものである上記（イ）項に記載の半導体装置で
ある。また本発明は、 （ハ）半導体基板上に半導体素子用の電極層とポンディ
ングパッド用の第１の導電層を同時形成し、この第１の
４４ノー上にポンディングパッド層’を積層形成するこ
とを％徴とする半導体装置の製造方法である。また本発
明は、 に） 削記半４坏基板はＧａをきむ化合物半導体であり
、剪ｄ己第１の纏′峨ノーはＴｉ、＋Ｖｔｏ等のＧａに
対するバリア層を形成するものである上記（ハ）項に記
載の半導体装置の製造方法である。また本発明は、（ホ
） 前記ボンディングパッド層はりットオフ法で形成す
ることを特徴とする上記（ハ）項に記載の半導体装置の
製造方法である。
ノー上にポンディングパッド層を形成したことを特徴と
する半導体装置である。また本発明は、（ロ） 前記半
導体基板ｄＧａをよむ化合物半導体であり、ルＪ記第１
の導電ノーはＴｉ、Ｍｏ等のＧａに対するパリアノーヲ
形成するものである上記（イ）項に記載の半導体装置で
ある。また本発明は、 （ハ）半導体基板上に半導体素子用の電極層とポンディ
ングパッド用の第１の導電層を同時形成し、この第１の
４４ノー上にポンディングパッド層’を積層形成するこ
とを％徴とする半導体装置の製造方法である。また本発
明は、 に） 削記半４坏基板はＧａをきむ化合物半導体であり
、剪ｄ己第１の纏′峨ノーはＴｉ、＋Ｖｔｏ等のＧａに
対するバリア層を形成するものである上記（ハ）項に記
載の半導体装置の製造方法である。また本発明は、（ホ
） 前記ボンディングパッド層はりットオフ法で形成す
ることを特徴とする上記（ハ）項に記載の半導体装置の
製造方法である。
即ち本発明は、ゴンディ／グ・譬、ド層全多層化して厚
くし、基板クラック発生等を防止する。また上記多層化
することにより、リフトオフ法によるポンディングパッ
ド層の部分は薄く形成でき、従って該パッドノーの段切
れは正しく行なえる。また多層のポンディングパッドノ
ーの下層側に、Ｇａに対するバリア金属を用いてメンデ
ィング不良等をなくす。また上記多層の下層側と半導体
素子の電億ノーを同時形成し、工程の簡略化を図るよう
にしたものである。
くし、基板クラック発生等を防止する。また上記多層化
することにより、リフトオフ法によるポンディングパッ
ド層の部分は薄く形成でき、従って該パッドノーの段切
れは正しく行なえる。また多層のポンディングパッドノ
ーの下層側に、Ｇａに対するバリア金属を用いてメンデ
ィング不良等をなくす。また上記多層の下層側と半導体
素子の電億ノーを同時形成し、工程の簡略化を図るよう
にしたものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。′第
１図は高周改ＧａＡｓ ＦＥＴを例としている。
１図は高周改ＧａＡｓ ＦＥＴを例としている。
まず第１図（ａ）に示す如く、ＧａＡｓ基板２ノにイオ
ン注入紙等でＮ型動作層（Ｎ型４亀層）２２を形成する
。次に第１図（ｂ）に示す如く基板上に、ダートメタル
及び第１のパットメタルとなる導電層２３を、スフ９．
タリ／グ法で形成する。その後、ＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ） 、イオンミリング等
によシ、第１図（ｅ）のようにｙ−トメタル２３１１第
１のパ、ドメメル２３２ｔ−加工形成する。ここで導電
層２３（２３１，２３２）の−例は、最下層のＴｉ層−
１２層目のＭｏノ曽、３１−目のＡｕ層とする。このＴ
ｉ層、Ｍｏ／−は、基板２１のＧａ拡散に対しバリアと
なる。更にリフトオフ法で第１図（ｄ）の如くオーミ。
ン注入紙等でＮ型動作層（Ｎ型４亀層）２２を形成する
。次に第１図（ｂ）に示す如く基板上に、ダートメタル
及び第１のパットメタルとなる導電層２３を、スフ９．
タリ／グ法で形成する。その後、ＲＩＥ（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ） 、イオンミリング等
によシ、第１図（ｅ）のようにｙ−トメタル２３１１第
１のパ、ドメメル２３２ｔ−加工形成する。ここで導電
層２３（２３１，２３２）の−例は、最下層のＴｉ層−
１２層目のＭｏノ曽、３１−目のＡｕ層とする。このＴ
ｉ層、Ｍｏ／−は、基板２１のＧａ拡散に対しバリアと
なる。更にリフトオフ法で第１図（ｄ）の如くオーミ。
クメタル層２４を形成後、再度リフトオフ法で（第２図
（Ｃ） 、 （ｄ）の場合と同様にして）、第１図（ｅ
）の９日＜４層ノｍ（第１の７４′ツドメタル）２３□
上ニ第２の・ンッドメタル盾２５を形成するものである
。
（Ｃ） 、 （ｄ）の場合と同様にして）、第１図（ｅ
）の９日＜４層ノｍ（第１の７４′ツドメタル）２３□
上ニ第２の・ンッドメタル盾２５を形成するものである
。
第１図（ｅンのＦＥＴは、片方のメタルｌ−２４がソー
ス、もう片方のメタル層２４がドレインとなシ、動作ノ
ー２２でｆ−）電極２３．による空乏層制御で上記ソー
ス、ドレイン間に′１流が流れるものである。
ス、もう片方のメタル層２４がドレインとなシ、動作ノ
ー２２でｆ−）電極２３．による空乏層制御で上記ソー
ス、ドレイン間に′１流が流れるものである。
第１図（ｅ）の如く構成されれば、次のような利点カロ
る。即ちポンディング・ンッドが、メタル層２３２．２
５の２層構造となっていることにより厚くなり、これが
ワイヤポンディング時のショック金吸収するクツション
材とな９、もろいＧａＡｓ基板２１ｆ防循する。またポ
ンディング・やラドｅよ２３２と２５の２層であること
によシｒｙｄ２３２全γ璋く形成でき、従って接層２３
２の段切扛金正しく行なえ、配線形成が正しく行なえる
。導電層２３２には、下／ｌ＃側にＴｉ、Ｍｏ層かぁっ
て、これが基板２ノのＧａに対するバリアとなって、Ｇ
ａが導電層２３２の最上層のＡｕ層、Ａｕｚｌッドメタ
ル層２５に行くのが防止され、Ａｕ＆ンディングワイヤ
がパッド層２５に確実にポンディングされる。また第１
図（ｃ）の工程でゲート′−極２３！ と共に第１パッ
ド層２３２が同時形成できるため、第２図の促来例と比
較し、何ら工程数増加とはならない。
る。即ちポンディング・ンッドが、メタル層２３２．２
５の２層構造となっていることにより厚くなり、これが
ワイヤポンディング時のショック金吸収するクツション
材とな９、もろいＧａＡｓ基板２１ｆ防循する。またポ
ンディング・やラドｅよ２３２と２５の２層であること
によシｒｙｄ２３２全γ璋く形成でき、従って接層２３
２の段切扛金正しく行なえ、配線形成が正しく行なえる
。導電層２３２には、下／ｌ＃側にＴｉ、Ｍｏ層かぁっ
て、これが基板２ノのＧａに対するバリアとなって、Ｇ
ａが導電層２３２の最上層のＡｕ層、Ａｕｚｌッドメタ
ル層２５に行くのが防止され、Ａｕ＆ンディングワイヤ
がパッド層２５に確実にポンディングされる。また第１
図（ｃ）の工程でゲート′−極２３！ と共に第１パッ
ド層２３２が同時形成できるため、第２図の促来例と比
較し、何ら工程数増加とはならない。
なお本発明Ｖｉ芙施例のみに限られず個々の応用が可能
である。例えば本発明で用いる半導体基板は、ＧａＰ等
よシなる化合物半導体で構成した場合にも同様な効果が
得ら扛る。
である。例えば本発明で用いる半導体基板は、ＧａＰ等
よシなる化合物半導体で構成した場合にも同様な効果が
得ら扛る。
［発明の効果コ
以上説明した如く不発明によｎば、ば／ディング時の信
頼性が１ｑ止し、また製造時に・ンッドメタルの段切れ
が正しく行え、また下ｔｖ４ ｕｍの・ぞ、ラドメタル
層が半導体素子の屯・間層と同時形成でさて、工程が複
雑されることがない寺の利点が具備さｎるものである。
頼性が１ｑ止し、また製造時に・ンッドメタルの段切れ
が正しく行え、また下ｔｖ４ ｕｍの・ぞ、ラドメタル
層が半導体素子の屯・間層と同時形成でさて、工程が複
雑されることがない寺の利点が具備さｎるものである。
４、 図面のｒＩＩ５率な説明
第１図は本発明の一央７加例の工轢図、第２図は従来装
置の工程図である。
置の工程図である。
２ ）−ＧａＡｓ ＆＋Ｊｉ、、 ２３ ・−
４１に、ｌ？ＩＪ 、 ２３．−２３で形成された
ゲート電ｔｍ、２３２・・・２３で形成さ扛た下側・（
ッ ド層、 ２５・・・上聞）ぐ、ド層。
４１に、ｌ？ＩＪ 、 ２３．−２３で形成された
ゲート電ｔｍ、２３２・・・２３で形成さ扛た下側・（
ッ ド層、 ２５・・・上聞）ぐ、ド層。
Claims (5)
- （１）半導体基板上に第１の導電層を形成し、該導電層
上にボンディンディングパッド層を形成したことを特徴
とする半導体装置。 - （２）前記半導体基板はＧａを含む化合物半導体であり
、前記第１の導電層はＴｉ、Ｍｏ等のＧａに対するバリ
ア層を形成するものである請求項１に記載の半導体装置
。 - （３）半導体基板上に半導体素子用の電極層とボンディ
ングパッド用の第１の導電層を同時形成し、この第１の
導電層上にボンディングパッド層を積層形成することを
特徴とする半導体装置の製造方法。 - （４）前記半導体基板はＧａを含む化合物半導体であり
、前記第１の導電層はＴｉ、Ｍｏ等のＧａに対するバリ
ア層を形成するものである請求項３に記載の半導体装置
の製造方法。 - （５）前記ボンディングパッド層はリフトオフ法で形成
することを特徴とする請求項３に記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193862A JPH0666459B2 (ja) | 1988-08-03 | 1988-08-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193862A JPH0666459B2 (ja) | 1988-08-03 | 1988-08-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0243769A true JPH0243769A (ja) | 1990-02-14 |
| JPH0666459B2 JPH0666459B2 (ja) | 1994-08-24 |
Family
ID=16314989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193862A Expired - Fee Related JPH0666459B2 (ja) | 1988-08-03 | 1988-08-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666459B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629372A (en) * | 1979-08-17 | 1981-03-24 | Toshiba Corp | Schottky-type field effect transistor and manufacture thereof |
| JPS60176231A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | 化合物半導体素子の電極の形成方法 |
-
1988
- 1988-08-03 JP JP63193862A patent/JPH0666459B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629372A (en) * | 1979-08-17 | 1981-03-24 | Toshiba Corp | Schottky-type field effect transistor and manufacture thereof |
| JPS60176231A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | 化合物半導体素子の電極の形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0666459B2 (ja) | 1994-08-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |