JPH0666459B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0666459B2 JPH0666459B2 JP63193862A JP19386288A JPH0666459B2 JP H0666459 B2 JPH0666459 B2 JP H0666459B2 JP 63193862 A JP63193862 A JP 63193862A JP 19386288 A JP19386288 A JP 19386288A JP H0666459 B2 JPH0666459 B2 JP H0666459B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- bonding pad
- metal
- source
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/934—Cross-sectional shape, i.e. in side view
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はボンディングパッド部を改良した半導体装置に
関するもので、接合型FET特に高周波GaAs FETに使用さ
れるものである。
関するもので、接合型FET特に高周波GaAs FETに使用さ
れるものである。
（従来の技術） この種の高周波用GaAs FETは、現在、半導体基板上にリ
フトオフ法で、直接ボンディングパッド層を形成するよ
うにしている。
フトオフ法で、直接ボンディングパッド層を形成するよ
うにしている。
第２図はこの方法を示すもので、第２図（ａ）に示す如
く半導体アンドープGaAs基板11に、Ｎ型動作層（Ｎ型導
電層）12を形成し、その後第２図（ｂ）の如くゲートメ
タル13、オーミックメタル14をそれぞれ別に形成し、そ
の後第２図（ｃ）の如くリフトオフ用レジスト15を塗布
する。次にパッドメタル層16を積層形成してから、リフ
トオフ法で層15,16の不要部を除去し、これによって第
２図（ｄ）の如くパッドメタル層16を形成する。
く半導体アンドープGaAs基板11に、Ｎ型動作層（Ｎ型導
電層）12を形成し、その後第２図（ｂ）の如くゲートメ
タル13、オーミックメタル14をそれぞれ別に形成し、そ
の後第２図（ｃ）の如くリフトオフ用レジスト15を塗布
する。次にパッドメタル層16を積層形成してから、リフ
トオフ法で層15,16の不要部を除去し、これによって第
２図（ｄ）の如くパッドメタル層16を形成する。
（発明が解決しようとする課題） 現在、製品化されているものは、上記のようにパッドメ
タル層16を、半導体基板11上に直接、リフトオフ法で形
成しているが、これはワイヤボンディング信頼性等に問
題があり、アセンブリ工程に支障を来たした。というの
は、ボンディングパッド層16の厚みが薄いと、GaAs基板
11はもろいので、Auワイヤ等のボンディング時にクラッ
クが入りやすい。そこでボンディングパッド層16の厚み
を厚くすればいが、すると第２図（ｃ）のリフトオフ工
程の際に、層16の段切れしなくてはいけない部分が段切
れしにくくなり、この不良発生で、以降のプロセス工
程、アセンブリ工程に進めなくなる。
タル層16を、半導体基板11上に直接、リフトオフ法で形
成しているが、これはワイヤボンディング信頼性等に問
題があり、アセンブリ工程に支障を来たした。というの
は、ボンディングパッド層16の厚みが薄いと、GaAs基板
11はもろいので、Auワイヤ等のボンディング時にクラッ
クが入りやすい。そこでボンディングパッド層16の厚み
を厚くすればいが、すると第２図（ｃ）のリフトオフ工
程の際に、層16の段切れしなくてはいけない部分が段切
れしにくくなり、この不良発生で、以降のプロセス工
程、アセンブリ工程に進めなくなる。
またGaAs基板11のGaは、アロイ等の熱工程でAuパッド層
16中を拡散しやすく、GaがAuパッド層16の表面近傍に来
ると、該層16とAuワイヤ（図示せず）のボンディング部
との接続が良好に行なわれず、ボンディング不良が生じ
やすい。そこでAuボンディングパッド層16の下にGaのバ
リアとなるTi層を設けることも考えられるが、これでは
未だ不充分である。
16中を拡散しやすく、GaがAuパッド層16の表面近傍に来
ると、該層16とAuワイヤ（図示せず）のボンディング部
との接続が良好に行なわれず、ボンディング不良が生じ
やすい。そこでAuボンディングパッド層16の下にGaのバ
リアとなるTi層を設けることも考えられるが、これでは
未だ不充分である。
本発明の目的は、ボンディングの信頼性が向上し、また
製造時に、パッドメタル層の段切れが正しく行なえ、ま
たパッドメタル層下に新たに導入する導電層が半導体素
子の電極層といっしょに形成できて、工程複雑化が生じ
ないようにしたことにある。
製造時に、パッドメタル層の段切れが正しく行なえ、ま
たパッドメタル層下に新たに導入する導電層が半導体素
子の電極層といっしょに形成できて、工程複雑化が生じ
ないようにしたことにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、Gaを含む半絶縁性化合物半導体基板と、この
基板の表面の一部に形成された活性層と、この活性層上
に設けられたゲート電極と、このゲート電極を挟んで前
記活性層に接続されるように設けられオーミックメタル
よりなるソース及びドレイン・メタル層と、これらメタ
ル層にそれぞれ隣接して前記基板表面に設けられるソー
ス用の第１のボンディングパッド層及び第１のドレイン
用の第１のボンディングパッド層と、前記ソース・メタ
ル層とソース用の第１のボンディングパッド層の表面に
これら各層をつなぐように積層されるソース用の第２の
ボンディグパッド、及び前記ドレイン・メタル層とドレ
イン用の第１のボンディングパッド層の表面にこれら各
層をつなぐように積層されるドレイン用の第２のボンデ
ィグパッド層とを具備したことを特徴とする半導体装置
である。
基板の表面の一部に形成された活性層と、この活性層上
に設けられたゲート電極と、このゲート電極を挟んで前
記活性層に接続されるように設けられオーミックメタル
よりなるソース及びドレイン・メタル層と、これらメタ
ル層にそれぞれ隣接して前記基板表面に設けられるソー
ス用の第１のボンディングパッド層及び第１のドレイン
用の第１のボンディングパッド層と、前記ソース・メタ
ル層とソース用の第１のボンディングパッド層の表面に
これら各層をつなぐように積層されるソース用の第２の
ボンディグパッド、及び前記ドレイン・メタル層とドレ
イン用の第１のボンディングパッド層の表面にこれら各
層をつなぐように積層されるドレイン用の第２のボンデ
ィグパッド層とを具備したことを特徴とする半導体装置
である。
即ち本発明は、ボンディングパッド層を多層化して厚く
し、基板クラック発生等を防止する。また上記多層化す
ることにより、リフトオフ法によるボンディングパッド
層の部分は薄く形成でき、従って該パッド層の段切れは
正しく行なえる。また多層のボンディングパッド層の下
層側に、Gaに対するバリア金属を用いてボンディング不
良等をなくす。また上記多層の下層側と半導体素子の電
極層を同時形成し、工程の簡略化を図るようにしたもの
である。
し、基板クラック発生等を防止する。また上記多層化す
ることにより、リフトオフ法によるボンディングパッド
層の部分は薄く形成でき、従って該パッド層の段切れは
正しく行なえる。また多層のボンディングパッド層の下
層側に、Gaに対するバリア金属を用いてボンディング不
良等をなくす。また上記多層の下層側と半導体素子の電
極層を同時形成し、工程の簡略化を図るようにしたもの
である。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は高周波GaAs FETを例としている。まず第１図（ａ）
に示す如く、GaAs基板21にイオン注入法等でＮ型動作層
（Ｎ型導電層）22を形成する。次に第１図（ｂ）に示す
如く基板上に、ゲートメタル及び第１のパッドメタルと
なる導電層23を、スパッタリング法で形成する。その
後、RIE（Reactive Ion Etching）、イオンミリング等
により、第１図（ｃ）のようにゲートメタル231、第１
のパッドメタル232を加工形成する。ここで導電層23（2
31,232）の一例は、最下層のTi層、２層目のMo層、３層
目のAu層とする。このTi層、Mo層は、基板21のGa拡散に
対しバリアとなる。更にリフトオフ法で第１図（ｄ）の
如くオーミックメタル層24を形成後、再度リフトオフ法
で（第２図（ｃ），（ｄ）の場合と同様にして）、第１
図（ｅ）の如く導電層（第１のパッドメタル）232上に
第２のパッドメタル層25を形成するものである。
図は高周波GaAs FETを例としている。まず第１図（ａ）
に示す如く、GaAs基板21にイオン注入法等でＮ型動作層
（Ｎ型導電層）22を形成する。次に第１図（ｂ）に示す
如く基板上に、ゲートメタル及び第１のパッドメタルと
なる導電層23を、スパッタリング法で形成する。その
後、RIE（Reactive Ion Etching）、イオンミリング等
により、第１図（ｃ）のようにゲートメタル231、第１
のパッドメタル232を加工形成する。ここで導電層23（2
31,232）の一例は、最下層のTi層、２層目のMo層、３層
目のAu層とする。このTi層、Mo層は、基板21のGa拡散に
対しバリアとなる。更にリフトオフ法で第１図（ｄ）の
如くオーミックメタル層24を形成後、再度リフトオフ法
で（第２図（ｃ），（ｄ）の場合と同様にして）、第１
図（ｅ）の如く導電層（第１のパッドメタル）232上に
第２のパッドメタル層25を形成するものである。
第１図（ｅ）のFETは、片方のメタル層24がソース、も
う片方のメタル層24がドレインとなり、動作層22でゲー
ト電極231による空乏層制御で上記ソース、ドレイン間
に電流が流れるものである。
う片方のメタル層24がドレインとなり、動作層22でゲー
ト電極231による空乏層制御で上記ソース、ドレイン間
に電流が流れるものである。
第１図（ｅ）の如く構成されれば、次のような利点があ
る。即ちボンディングパッド、メタル層232,25の２層構
造となっていることにより厚くなり、これがワイヤボン
ディング時のショックを吸収するクッション材となり、
もろいGaAs基板21を防護する。またボンディングパッド
は232,25の２層であることにより層232を薄く形成で
き、従って該層232の段切れを正しく行なえ、配線形成
が正しく行なえる。導電層232には、下層側にTi,Mo層が
あって、これが基板21のGaに対するバリアとなって、Ga
が導電層232の最上層のAu層、Auパッドメタル層25に行
くのが防止され、Auボンディングワイヤがパッド層25に
確実にボンディングされる。また第１図（ｃ）の工程で
ゲート電極231と共に第１パッド層232が同期形成できる
ため、第２図の従来例と比較し、何ら工程数増加とはな
らない。
る。即ちボンディングパッド、メタル層232,25の２層構
造となっていることにより厚くなり、これがワイヤボン
ディング時のショックを吸収するクッション材となり、
もろいGaAs基板21を防護する。またボンディングパッド
は232,25の２層であることにより層232を薄く形成で
き、従って該層232の段切れを正しく行なえ、配線形成
が正しく行なえる。導電層232には、下層側にTi,Mo層が
あって、これが基板21のGaに対するバリアとなって、Ga
が導電層232の最上層のAu層、Auパッドメタル層25に行
くのが防止され、Auボンディングワイヤがパッド層25に
確実にボンディングされる。また第１図（ｃ）の工程で
ゲート電極231と共に第１パッド層232が同期形成できる
ため、第２図の従来例と比較し、何ら工程数増加とはな
らない。
なお本発明は実施例のみに限られず種々の応用が可能で
ある。例えば本発明で用いる半導体基板は、GaP等より
なる化合物半導体で構成した場合にも同様な効果が得ら
れる。
ある。例えば本発明で用いる半導体基板は、GaP等より
なる化合物半導体で構成した場合にも同様な効果が得ら
れる。
［発明の効果］ 以上説明した如く本発明によれば、ボンディング時の信
頼性が向上し、また製造時にパッドメタルの段切れが正
しく行え、また下層側のパッドメタル層が半導体素子の
電極層と同時形成できて、工程が複雑されることがな
い。また本発明のボンディングパッドは、第１、第２の
ボンディグパッド層の２層構造であるため、ボンディン
グパッド全体を厚く形成しても、リフトオフ法による第
２のボンディングパッド層を薄く形成することにより、
この第２のボンディングパッド層を容易に段切れ出来て
支障が生じない構成である。つまりボンディングパッド
全体を厚く形成することにより、ボンディング時のGaAs
基板のもろさを充分保護できる等の利点が具備されるも
のである。
頼性が向上し、また製造時にパッドメタルの段切れが正
しく行え、また下層側のパッドメタル層が半導体素子の
電極層と同時形成できて、工程が複雑されることがな
い。また本発明のボンディングパッドは、第１、第２の
ボンディグパッド層の２層構造であるため、ボンディン
グパッド全体を厚く形成しても、リフトオフ法による第
２のボンディングパッド層を薄く形成することにより、
この第２のボンディングパッド層を容易に段切れ出来て
支障が生じない構成である。つまりボンディングパッド
全体を厚く形成することにより、ボンディング時のGaAs
基板のもろさを充分保護できる等の利点が具備されるも
のである。
第１図は本発明の一実施例の工程図、第２図は従来装置
の工程図である。 21……GaAs基板、23……導電層、231……23で形成され
たゲート電極、232……23で形成された下側パッド層、2
5……上側パッド層。
の工程図である。 21……GaAs基板、23……導電層、231……23で形成され
たゲート電極、232……23で形成された下側パッド層、2
5……上側パッド層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/812
Claims (1)
- 【請求項１】Gaを含む半絶縁性化合物半導体基板と、こ
の基板の表面の一部に形成された活性層と、この活性層
上に設けられたゲート電極と、このゲート電極を挟んで
前記活性層に接続されるように設けられオーミックメタ
ルよりなるソース及びドレイン・メタル層と、これらメ
タル層にそれぞれ隣接して前記基板表面に設けられるソ
ース用の第１のボンディングパッド層及び第１のドレイ
ン用の第１のボンディングパッド層と、前記ソース・メ
タル層とソース用の第１のボンディングパッド層の表面
にこれら各層をつなぐように積層されるソース用の第２
のボンディグパッド、及び前記ドレイン・メタル層とド
レイン用の第１のボンディングパッド層の表面にこれら
各層をつなぐように積層されるドレイン用の第２のボン
ディグパッド層とを具備したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193862A JPH0666459B2 (ja) | 1988-08-03 | 1988-08-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63193862A JPH0666459B2 (ja) | 1988-08-03 | 1988-08-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0243769A JPH0243769A (ja) | 1990-02-14 |
| JPH0666459B2 true JPH0666459B2 (ja) | 1994-08-24 |
Family
ID=16314989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63193862A Expired - Fee Related JPH0666459B2 (ja) | 1988-08-03 | 1988-08-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666459B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629372A (en) * | 1979-08-17 | 1981-03-24 | Toshiba Corp | Schottky-type field effect transistor and manufacture thereof |
| JPS60176231A (ja) * | 1984-02-22 | 1985-09-10 | Nec Corp | 化合物半導体素子の電極の形成方法 |
-
1988
- 1988-08-03 JP JP63193862A patent/JPH0666459B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0243769A (ja) | 1990-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |