JPH0248743A - アドレスコンペア処理方法及び装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 主プログラム実行中にアドレスコンペアがとれたとき別
のサブプログラムにトラップする処理を行うアドレスコ
ンペア処理方法及び装置に関し、アドレスコンペアがと
れた後もサブプログラムの処理と並行して、主プログラ
ムの実行を中断させることなく続行させることを目的と
し、プロセッサが主プログラム実行中に、主プログラム
アクセス用の主シーケンサのアドレスが予め設定された
コンペアアドレスとアドレスコンペアがとれたときにサ
ブプログラムの指定されたアドレスにトラップするアド
レスコンペア処理方法は、サブプログラムをアクセスす
るアドレスを順番に発生するサブシーケンサを設けて前
記トラップされたアドレス以降のサブプログラムをアク
セスさせ、プロセッサは前記アドレスコンペアがとれた
後も、主シーケンサにより引き続き主プログラムをアク
セスして主プログラムの実行を中断することなく続行す
るように構成される。

〔産業上の利用分野〕

本発明は、主シーケンサによりアクセスして主プログラ
ムを実行中に、予め設定されたコンペアアドレスとアド
レスコンペアがとれたときに、別のサブプログラムのア
ドレスにトラップする処理を行うアドレスコンペア処理
方法及びその実施に好適なアドレスコンペア処理装置に
関する。

〔従来の技術〕

アドレスコンペア処理においては、アドレスを順番に設
定するシーケンサ（Ｓｅｑｕｅｎｅｅｒ　）を使用して
プログラムを実行中に、そのアドレスが予め設定された
コンペアアドレスに一致すると、その時点で指定したア
ドレスにトラップして所定の処理が行われる。

第４図は、従来のアドレスコンペア処理装置の構成をブ
ロック図で示したものである。アドレスコンペア時の処
理として、トラップ先のサブプログラムの内容をトレス
する処理が行われる。

第４図において、３０は、プロセッサで、主プログラム
及びサブプログラムをアクセスするアドレスを順番に発
生するシーケンサ（以下、ＳＱＲで示す）３１を備えて
いる。

３２は主メモリで、プロセッサ３０の実行する主プログ
ラムが格納される。

３３はサブメモリで、アドレスコンペアがとれた時点以
降に実行されるサブプログラムが格納される。

４０はアドレスコンペア回路（以下、ＡＤＣＭＰ４０で
示す）で、内部にコンベアするコンペアアドレスヲ格納
するコンペアアドレスレジスタ４１　（以下、ＣＡＲ４
１で示す）を備え、５ＱＲ３１とＣＡＲ４１のアドレス
コンペアを行う。

この構成において、プロセッサ３０は、５ＱＲ３１が発
生するアドレスにより主メモリ３２の主プログラムを順
番にアクセスしてそれを逐次実行する。

一方、ＡＤＣＭＰ４０は、５ＱＲ３１の発生するアドレ
スとＣＡＲ４１のアドレスをコンベアし、アドレスコン
ペアがとれるとすなわち両者の一致が検出されると、こ
れをプロセッサ４０に通知するとともに、サブメモリ３
３にあるサブプログラムの予め指定されたアドレスにト
ラップする。

プロセッサ３０は、アドレスコンペアがとれた時点で主
プログラムの処理を中断する処理すなわちアドレスコン
ペア・ストップを行うとともに、５ＱＲ３１の発生する
アドレスでサブメモリ３３をアクセスし、トラップされ
たアドレス以降のサブプログラムを読み出してトレース
する処理を行う。

これにより、アドレスコンペアがとれた時点以降は、ト
ラップされたアドレス以降のサブプログラムが５ＱＲ３
１によりアクセスされ、その内容がトレースされる。

〔発明が解決しようとする課題〕

従来のアドレスコンペア処理方式では、プロセッサは１
個のＳＱＲを用いて主プログラムの処理を行い、アドレ
スコンペアがとれた以後は主プログラムの処理を中断（
アドレスコンペア・ストップ）し、同じＳＱＲを用いて
トラップ先のサブプログラムの処理を行うようにしてい
た。

このため、アドレスコンペアがとれた時点以降のプロセ
ッサによる主プログラムの実行は中断されるので、主プ
ログラムの処理が遅れるという問題があった。

本発明は、アドレスコンペアがとれた後もプロセッサに
よる主プログラムの実行を中断させることなく、トラッ
プ先のサブプログラムの処理と並行して行うことができ
るように改良したアドレスコンペア処理方法及びその実
施に好適なアドレスコンペア処理装置を提供することを
目的とする。

〔課題を解決するための手段〕

前述の課題を解決するために、本発明のアドレスコンペ
ア処理方法及び装置の採用した手段を、第１図を参照し
て説明する。第１図は、本発明のアドレスコンペア処理
装置の基本構成をブロック図で示したものである。

第１図において、１０はプロセッサで、主シーケンサ（
以下、ＭＳＱＲで示す）１１及びサブシーケンサ（以下
、５ＳＱＲで示す）１２を備え、ＭＳＱＲＩＩにより主
プログラムをアクセスして主プログラムを実行し、ＭＳ
ＱＲＩＩのアドレスが予め設定されたコンペアアドレス
とアドレスコンペアがとれたときは、トラップされたア
ドレス以降のサブプログラムを５ＳＱＲ１２によりアク
セスする処理を行う。

主メモリ１３には、プロセッサ１０の実行する主プログ
ラムが格納される。

ＭＳＱＲＩＩは、主メモリ１３上にある主プログラムを
順番にアクセスするアドレスを、アドレスコンペアがと
れたか否かに関係なく発生する。

サブメモリ１４には、アドレスコンペアがとれたときに
実行されるサブプログラムが格納される。

５ＳＱＲ１２は、サブメモリ１４にあるサブプログラム
をアクセスするアドレスを順番に発生する。

２０はアドレスコンペア制御部で、主プログラムをアク
セスするアドレスが予め設定されたコンペアアドレスと
アドレスコンペアがとれたときに、サブプログラムの指
定されたアドレスにトラップする制御を行う。

なお、主メモリ１３とサブメモリ１４は、共通のメモリ
上の異なる領域に設けるようにしてもよい。また、サブ
プログラムは、主プログラムの一部であってもよい。

本発明のアドレスコンペア処理方法は、以上説明したア
ドレスコンペア処理装置により実施されるものであって
、次のように構成される。

すなわち、プロセッサＩＯが主プログラムの実行中に、
主プログラムを順番にアクセスするアドレスを発生する
ＭＳＱＲＩＩの発生するアドレスが予め設定されたコン
ペアアドレスとアドレスコンペアがとれたときは、サブ
プログラムの指定されたアドレスにトラップする処理を
行うアドレスコンペア処理方法において、 （Ａ）サブプログラムをアクセスするアドレスを順番に
発生する５ＳＱＲ１２を設け、前記アドレスコンペアが
とれた時点以降は、トラップされたアドレス以降のサブ
プログラムを５ＳＱＲＩ２によりアクセスさせ、 （８）　フロセッサ１０は、前記アドレスコンペアがと
れた後も、ＭＳＱＲ１１により引き続き主プログラムを
アクセスして主プログラムの処理を中断することなく続
行する、 ように構成される。

〔作　用〕

本発明のアドレスコンペア処理方法の動作は本発明のア
ドレスコンペア処理装置の動作と共通するので、以下、
本発明のアドレスコンペア処理装置の動作を、第２図の
アドレスコンペア処理フローチャートを参照し、その処
理ステップに従って説明する。

■　処理Ｓ１ プロセッサ１０は、ＭＳＱＲＩＩにより主メモリ１３上
の主プロセツサを順番にアクセスして主プログラムを実
行する。

■　処理Ｓ２ アドレスコンペア制？１ｌｔ１２０ハ、ＭＳＱＲ１１の
発生するアドレスと予め設定されたコンペアアドレスを
コンベアし、アドレスコンペアがトしたか判定する。

■　処理Ｓ３ アドレスコンペアがとれたときは、アドレスコンペア制
御部２ｏは、サブメモリ１４上にあるサブプログラムの
予め指定されたアドレスにトラップする制御を行う。

５ＳＱＲ１２は、このトラップされたアドレス以降のサ
ブプログラムを順番にアクセスする。これにより、アド
レスコンペアがとれた時点以降は、トラップされたアド
レス以降のサブプログラムが５ＳＱＲ１２によりアクセ
スされ、例えばアドレストレースが行われる。

■　処理Ｓ。

一方、プロセッサ１０は、前記アドレスコンペアがとれ
た後も、ＭＳＱＲＩＩにより引き続き主プログラムをア
クセスし、その処理を中断することなく実行する。

以上のように、５ＳＱＲ１２を設けて、アドレスコンペ
アがとれた時点以降はトラップされたアドレス以降のサ
ブプログラムをアクセスさせるようにしたので、アドレ
スコンペアがとれた後も、プロセッサによる主プログラ
ムの処理をトラップ先のサブプログラムの処理と並行し
て行うことができる。

これにより、アドレスコンペアがとれた後もプロセッサ
による主プログラムの処理は中断されることなく続行さ
れるので、主プログラムの処理の遅れを全面的に解消す
ることができる。

〔実施例〕

本発明のアドレスコンペア処理方法及び装置ノ実施例を
、第３図を参照して説明する。第３図は、本発明のアド
レスコンペア処理装置の一実施例の構成の説明図である
。

本発明のアドレスコンペア処理方法の実施例の内容は、
本発明のアドレスコンペア装置の動作説明の内容と共通
するので、アドレスコンペア装置の動作説明の所で一緒
に説明する。

（Ａ）　　アドレスコンペア処理装置の構成第３図にお
いて、プロセッサ１０．ＭＳＱＲｌｌ、５ＳＱＲ１２，
主メモリ１３．サブメモリ１４及びアドレスコンペア制
御部２０については、第１図で説明したとおりである。

アドレスコンペア制御部２０において、２１は主アドレ
スコンペア回路（以下、ＭＡＤＣＭＰで示す）で、コン
ベアするコンペアアドレスがセットされる主コンペアア
ドレスレジスタ２１１　（以下、ＭＣＡＲ２１１で示す
）を備え、ＭＳＱＲｌｌのアドレスとＭＣＡＲ２１１に
予めセットされたコンペアアドレスのアドレスコンペア
がとれたとき、主トリガ信号を発生する。

２２はサブアドレスコンペア回路（以下、ＳＡＤＣＭＰ
で示す）で、コンベアするコンペアアドレスがセットさ
れるサブコンペアアドレスレジスフ２２１を（以下、５
ＣＡＲ２２１で示す）を備え、５ＳＱＲ１２のアドレス
と５ＣＡＲ２２１に予めセットされたコンペアアドレス
とのアドレスコンペアがとれたとき、副トリガ信号を発
生する。

ＭＡＤＣＭＰ２１とＳＡＤＣＭＰ２２は、共通の構成を
有する。

２３は主トリガ選択回路（以下、ＭＴ　Ｓ　Ｅ　Ｌで示
す）　、ＭＡＤＣＭＰ２１及びＳＡＤＣＭＰ２２から入
力された各トリガ信号を選択し、主プログラムの指令ア
ドレスをトラップする主トラップ信号を発生して、主メ
モリ１３に供給する。

２４はサブトリガ選択回路（以下、５ＴＳＥＬで示す〉
で、ＭＡＤＣＭＰ２１及びＳ　Ａ　Ｄ　ＣＭ　Ｐ２２か
ら人力された各トリガ信号を選択し、サブプログラムの
指定アドレスをトラップする副トラップ信号を発生して
、サブメモリ１４に供給する。

ＭＴＳＥＬ２３と５ＴＳＥＬ２４は、共通の構成を有す
る。

（Ｂ）実施例の動作 第３図のアドレスコンペア処理装置は、そノ構成から明
らかなように、主プログラム側とサブプログラム側は同
じ構成になっている。これより、次に説明する動作（１
）及び（２）が可能である。以下、第３図のアドレスコ
ンペア処理装置の動作すなわち本発明のアドレスコンペ
ア処理方法の一実施例の動作を、各動作に分けて説明す
る。

（１）動作（１） 動作（１〕におては、主プログラムの実行中にＭＳＱＲ
ＩＩのアドレスコンペアがとれたときに、サブプログラ
ムの指定アドレスにトラップされる。

この動作（１）においては、ＭＣＡＲ２１１にコンペア
アドレスがセットされるが、５ＣＡＲ２２１にはコンペ
アアドレスはセットされない。したがって、ＳＡＤＣＭ
Ｐ２２からは、副トリガ信号は発生されない。

また、ＭＴＳＥＬ２３は、ＳＡＤＣＭＰ２２からの副ト
リガ信号を選択するか又は無選択状態に設定され、５Ｔ
ＳＥＬ２４は、ＭＡＤＣＭＰ２１からの主トリガ信号を
選択するように設定される。

この状態でプロセッサ１０は、ＭＳＱＲＩＩにより主メ
モリ１２上の主プログラムを順番にアクセスして主プロ
グラムを実行する。

アドレスコンペア制御部２０のＭＡＤＣＭＰ２１は、Ｍ
ＳＱＲＩＩのアドレスとＭＣＡＲ２１１のアドレスをコ
ンベアし、アドレスコンペアがとれたときに主トリガ信
号を発生する。

一方、ＳＡＤＣＭＰ２２の５ＣＡＲ２２１にはコンペア
アドレスがセットされていないのでアドレスコンペアは
とれず、副トリガ信号は発生されない。

５ＴＳＥＬ２４は、ＭＡＤＣＭＰ　２１より主トリガ信
号が人力されると副トラップ信号を発生して、サブメモ
リ１４に供給する。これにより、サブプログラムの予め
指定されたアドレスがトラップされる。

５ＳＱＲ１２は、このトラップされたアドレス以降のサ
ブプログラムを順番にアクセスする。これにより、アド
レスコンペアがとれた時点以降は、トラップされたアド
レス以降のサブプログラムが５ＳＱＲ１２によりアクセ
スされ、例えばアドレストレースが行われる。

一方、フロセッサ１０は、前記アドレスコンペアがとれ
た時も、ＭＳＱＲＩＩにより引き続き主プログラムをア
クセスし、その処理を中断することなく実行する。

（２）動作（２） 動作（２）においては、サブプログラムの実行中に５Ｓ
ＱＲＩＩのアドレスコンペアがとれたときに、主プログ
ラムの指定アドレスにトラップされる。

この動作（２）においては、５ＣＡＲ２２１にコンペア
アドレスがセットされるが、ＭＣＡＲ２１１にはコンペ
アアドレスはセットされない。したがって、ＭＡＤＣＭ
Ｐ２１からは、主トリガ信号は発生されない。

また、５ＴＳＥＬ２４は、ＭＡＤＣＭＰ２１からの主ト
リガ信号を選択するか又は無選択状態に設定サレ、ＭＴ
ＳＥＬ２３は、ＳＡＤＣＭＰ２２からの副トリガ信号を
選択するように設定される。

この状態でプロセッサ１０は、５ＳＱＲＩＩによりサブ
メモリ１４上のサブプログラムを順番にアクセスしてサ
ブプログラムを実行する。

アドレスコンペア制御１２０のＳＡＤＣＭＰ　２２は、
５ＳＱＲ１２のアドレスと５ＣＡＲ２２１のアドレスを
コンベアシ、アドレスコンペアがとれたとき副トリガ信
号を発生する。

一方、ＭＡＤＣＭＰ２１のＭＣＡＲ２１１にはコンペア
アドレスがセットされていないのでアドレスコンペアは
とれず、主トリガ信号は発生されない。

ＭＴＳＥＬ２３は、ＳＡＤＣＭＰ２２より副トリガ信号
が入力されると主トラップ信号を発生して、主メモリ１
３に供給する。これにより、主プログラムの予め指定さ
れたアドレスがトラップされる。

ＭＳＱＲＩＩは、このトラップされたアドレス以降の主
プログラムを順番にアクセスする。これにより、アドレ
スコンペアがとれた時点以降は、トラップされたアドレ
ス以降の主プログラムがＭＳＱＲＩＩによりアクセスさ
れ、例えばアドレストレースが行われる。

一方、フロセッサ１０は、前記アドレスコンペアがとれ
た後も、５ＳＱＲ１２により引き続きサブプログラムを
アクセスし、その処理を中断することなく実行する。

以上のようにして、主プログラムとサブプログラムが同
等の立場で、互いに相手のプログラムのアドレスにトラ
ップすることができる。

第３図のアドレスコンペア処理装置を用いルト、第４図
で説明した従来方式と同様なアドレスコンペア処理を行
うことが可能であるので、以下動作（３）として説明す
る。

（３）動作（３） 動作（３）においては、主プログラムの実行中にＭＳＱ
ＲＩＩのアドレスコンペアがとれたときに、主プログラ
ム内の指定アドレスにトラップされ、ＭＳＱＲｌｒによ
ってトラップされたアドレス以降の主プログラムがアク
セスされる。

この動作（３）においては、ＭＣＡＲ２１１にコンペア
アドレスがセットされる。また、ＭＴＳＥＬ２３は、Ｍ
ＡＤＣＭＰ　２１からの主トリガ信号を選択するように
設定される。

この状態でプロセッサ１０は、ＭＳＱＲＩＩにより主メ
モリ１２上の主プログラムを順番にアクセスして主プロ
グラムを実行する。

アドレスコンペア制御部２０のＭＡＤＣＭＰ　２１は、
ＭＳＱＲＩＩのアドレスとＭＣＡＲ２１１のアドレスを
コンベアし、アドレスコンペアがとれたとき主トリガ信
号を発生する。

ＭＴＳＥＬ２３は、ＭＡＤＣＭＰ　２１より主トリガ信
号が入力されると主トラップ信号を発生して、主メモリ
１３に供給する。これにより、主プログラムの予め指定
されたアドレスがトラップされる。

ＭＳＱＲＩＩは、このトラップされたアドレス以降の主
プログラムを順番にアクセスする。これにより、アドレ
スコンペアがとれた時点以降は主プログラムのそれまで
の処理は中断され、トラップされたアドレス以降の主プ
ログラムがＭＳＱＲｌｌによりアクセスされ、例えばア
ドレストレースが行われる。

以上は主プログラム側について説明したが、サブプログ
ラム側についても同様にしてアドレスコンペア処理を行
うことができる。サブプログラム側で行う場合は、ＳＡ
ＤＣＭＰ２２の５ＣＡＲ２２１にコンペアアドレスがセ
ットされ、５ＴＳＥＬ２４は、ＳＡＤＣＭＰ２２の発生
する副トリガ信号を選択するように選択される。

サブプログラム側のアドレスコンペア処理動作の内容は
、前述の主プログラム側のアドレスコンペア処理動作と
同様であるので、その説明は省略する。

以上のようにして、第３図のアドレスコンペア処理装置
によれば、本発明のアドレスコンペア処理とともに従来
のアドレスコンペア処理も行うことができる。

〔発明の効果〕

以上説明したように、本出願の各発明によれば、次の諸
効果が得られる。

（１）　　５ＳＱＲ１２を設けて、アドレスコンペアが
とれた時点以降は、トラップされたアドレス以降のサブ
プログラムをアクセスさせるようにしたので、アドレス
コンペアがとれた後も、プロセッサによる主プログラム
の処理をトラップ先のサブプログラムの処理と並行して
行うことができる。

〔２）前記（２）により、アドレスコンペアがとれた後
もプロセッサによる主プログラムの処理は中断されるこ
となく続行されるので、主プログラムの処理の遅れを全
面的に解消することができる。

【図面の簡単な説明】

第１図は、本発明のアドレスコンペア処理装置の基本構
成の説明図、 第２図は、本発明のアドレスコンペア処理方法の処理フ
ローチャート、 第３図は、本発明のアドレスコンペア処理装置の一実施
例の構成の説明図、 第４図は、従来のアドレスコンペア処理装置の構成の説
明図である。 第１図及び第３図において、 １０・・・プロセッサ、１１・・・主シーケンサ（ＭＳ
ＱＲ）、１２・・・サブシーケンサ（ＳＳＱＲ）、１３
主メモリ、１４・・・サブメモリ、２０・・・アドレス
コンペア制御Ｌ　２１・・・主アドレスコンペア回路（
ＭＡＤＣＭＰ）　、２１１・・・主コンペアアドレスレ
ジスタ　（ＭＣＡＲ）　、２２・・・サブアドレスコン
ペア回路（ＳＡＤＣＭＰ）　、２２２・・・サブコンペ
アアドレスレジスタ　（ＳＣＡＲ）　、２３・・・主ト
リガ選択回路（ＭＴＳＥＬ）　、２４・・・サブトリガ
選択回路（ＳＴＳＥＬ）。 本発明のアドレスコンペア処理装置の基本構成第１図 アドレスコンペア処理方法の 処理フローチャート 第２図 従来のアドレスコンペア処理装置の構成第４図

Claims (1)

1. 【特許請求の範囲】 １、プロセッサ（１０）が主プログラムの実行中に、主
   プログラムをアクセスするアドレスを順番に発生する主
   シーケンサ（１１）の発生するアドレスが予め設定され
   たコンペアアドレスとアドレスコンペアがとれたときは
   、サブプログラムの指定されたアドレスにトラップする
   処理を行うアドレスコンペア処理方法において、（Ａ）
   サブプログラムをアクセスするアドレスを順番に発生す
   るサブシーケンサ（１２）を設け、前記アドレスコンペ
   アがとれた時点以降は、トラップされたアドレス以降の
   サブプログラムをサブシーケンサ（１２）によりアクセ
   スさせ、 （Ｂ）プロセッサ（１０）は、前記アドレスコンペアが
   とれた後も、主シーケンサ（１１）により引き続き主プ
   ログラムをアクセスして主プログラムの実行を中断する
   ことなく続行する、 ことを特徴とするアドレスコンペア処理方法。 ２、プロセッサ（１０）の実行する主プログラムを格納
   する主メモリ（１３）と、アドレスコンペアがとれたと
   きに実行されるサブプログラムを格納するサブメモリ（
   １４）と、プロセッサ（１０）が主プログラムの実行中
   に主プログラムをアクセスするアドレスが予め設定され
   たコンペアアドレスとアドレスコンペアがとれたときに
   、サブプログラムの指定されたアドレスにトラップする
   制御を行うコンペアアドレス制御部（２０）を備えてア
   ドレスコンペア処理を行うアドレスコンペア処理装置に
   おいて、 （Ａ）主メモリ（１３）にある主プログラムを順番にア
   クセスするアドレスを、アドレスコンペアがとれたか否
   かに関係なく発生する主シーケンサ（１１）と、 （Ｂ）サブメモリ（１４）にあるサブプログラムをアク
   セスするアドレスを順番に発生するサブシーケンサ（１
   ２）、 を設けたことを特徴とするアドレスコンペア処理装置。