JPS62290944A - マイクロプログラム評価方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 （産業上の利用分野） 本発明はマイクロプログラムの評価方式に関し、特にパ
リティビットをもったマイクロプログラムの評価に関す
る。

（従来の技術） 従来、この種の装置の評価は評価プログラムを実行させ
るだけによって行っていたため、機械語レベルでの評価
は進んでいた。しかし、マイクロプログラムレベルです
べてのルーチンを通過し念か否かの評価は進んでいなか
った。

（発明が解決しようとする問題点） 上述した従来の評価方式は、機械語レベルの評価プログ
ラムを実行させるだけによって行われておシ、マイクロ
プログラムの分岐を評価できないケースがあるという欠
点がある。

したがって、装置の出荷後、一度も評価していないケー
スのマイクロプログラムのバグの発見されることがある
という欠点がある。

本発明の目的は、サービスプロセサからのマイクロプロ
グラムを評価モードで実行し、マイクロプログラムコマ
ンドを読出してパリティエラーを発生させ、マイクロプ
ログラムコマンドのパリティビット部にパリティエラー
データを書込んでおき、評価終了後にサービスプロセサ
により、パリティビットをもったマイクロプログラムを
読出してパリティエラーの有無を判定することによシ上
記欠点を除去し、マイクロプログラムのバグを容易に見
出すことができるように構成したマイクロプログラム評
価方式を提供することにある。

（問題点を解決する念めの手段） 本発明によるマイクロプログラム評価方式はサービスプ
ロセサと、サービスプロセサに接続されたマイクロプロ
グラム制御装置とを具備して構成したものであって、マ
イクロプログラム制御装置はマイクロプログラム記憶回
路と、アドレスレジスタト、マイクロプログラムコマン
ドレジヌタと、フリップフロップと、パリティエラー発
生回路と、ＡＮＤゲートとを具備したものである。

マイクロプログラム記憶回路は、パリティピットをもっ
たワード構成を有してマイクロプログラムを格納するた
めのものである。

アドレスレジスタは、マイク吐プログラム記憶回路に格
納てれたマイクロプログラムのアドレスを格納するため
のものである。

マイクロプログラムコマンドレジヌタは、マイクロプロ
グラム配憶回路の出力を格納するためのものである。

フリツブフロツブハ、サービスプロセサからマイクロプ
ログラム計測モードをセットするためのものである。

パリティエラー発生回路は、マイクロプログラム評価時
にマイクロプログラムコマンドレジヌタにマイクロプロ
グラム記憶回路の内容を読出すことにより、マイクロプ
ログラムコマンドのパリティエラーを発生し、マイクロ
プログラムコマンドのパリティビット部にパリティエラ
ーのデータを書込むためのものである。

ＡＮＤゲートは、マイクロプログラム計画の終了後にサ
ービスプロセサによりマイクロプログラム記憶回路の内
容を読出してパリティエラーの有無の判定に使用するた
めのものである。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明によるマイクロプログラム評価方式を
実現する一実施例を示すブロック図である。第１図にお
いて、１はマイクロプログラム記憶回路、２はアドレス
レジスタ、３はマイクロプログラムコマンドレジヌタ、
４はフリップフロップ、５はパリティエラー発生回路、
６はＡＮＤゲー）、１０はサービスプロセサ、１１はマ
イクロプログラム制御装置である。

第１図において、マイクロプログラム制御装置１１はマ
イクロプログラム記憶回路１と、マイクロプログラム記
憶回路１のアドレスレジスタ２と、マイクロプログラム
記憶回路１の出力を保持するためのマイクロプログラム
コマンドレジヌタ３と、マイクロプログラムの実行時に
サービスプロセサ１０から評価モードにするために評価
モードをセットするためのフリップフロップ４と、マイ
クロコマンドレジスタ３のマイクロプログラムにパリテ
ィエラーを発生させるためのパリティエラー発生回路５
と、マイクロプログラム記憶回路１のパリティピットフ
ィールドを書替えるために、マイクロプログラム記憶回
路１の書込みパルスを７リツプフロツブ４の出力によっ
て有効化するためのＡＮＤゲート６とから構成はれる。

第２図は、第１図の動作を説明するための各信号のタイ
ミング図である。

次に、第１図、しよび第２図を参照して動作を説明する
。

第１のマシンサイクルの第３相でマイクロプログラムア
ドレスａがアドレスレジスタ２にセットされ、第２のマ
シンサイクルの第１相でマイクロプログラム記憶回路１
の内容が読出されてマイクロプログラムコマンドレジス
タ３にマイクロプログラムコマンドＡがセットされる。

第２のマシンサイクルの第２相ではマイクロプログラム
コマンドレジスタ３に格納されているマイクロプログラ
ムコマンドＡのパリティエラーデータが、パリティエラ
ー発生回路５を通ってマイクロプログラム記憶回路１の
パリティピットフィールドに書込まれる。マイクロプロ
グラムコマンドＡの次のアドレスｂが、第２のマシンサ
イクルの第３相でアドレスレジスタ２にセットされる。

このようにしてマイクロプログラムが実行されると、実
行されたマイクロプログラムのパリティピットフィール
ドに不正パリティが書込まれる。

評価プログラムの走行後、データ信号線１００を介して
サービスプロセサ１０はマイクロプログラム記憶回路１
の内容を読出し、マイクロプログラムのパリティピット
が正しいか否かを分類する。

パリティピットが正常のマイクロプログラムは、一度も
実行されていないマイクロプログラムである。逆に、パ
リティピットが不正のマイクロプログラムは、一度以上
実行されたマイクロプログラムである。このように分類
すると、未評価のマイクロプログラムを知ることができ
る。

（発明の効果） 以上説明したように本発明は、サービスプロセサからの
マイクロプログラムを評価モードで実行し０、マイクロ
プログラムコマンドを読出してパリティエラーを発生さ
せ、マイクロプログラムコマンドのパリティピット部に
パリティエラーデータを書込んでおき、評価終了後にサ
ービスプロセサによシ、パリティピットをもったマイク
ロプログラムを読出してパリティエラーの有無を判定す
ることにより、マイクロプログラムのパリティピットを
使ってマイクロプログラムが評価されたか否かを判定す
ることができるため、未評価のマイクロプログラムを容
易に知ることができるという効果がある。

【図面の簡単な説明】

第１図は、本発明によるマイクロプログラム評価方式を
実現する一実施例を示すブロック図である。 第２図は、第１図の各部における動作信号を示すタイミ
ング図である。 １・・・マイクロプログラム記憶回路 ２・・・アドレスレジスタ ３・・・マイクロプログラムコマンドレジスタ４・・・
フリップフロップ ５・・・パリティエラー発生回路 ６・・・ＡＮＤゲート １０・・・サービスプロセサ １１・・・マイクロプログラム制御装置１００・・・信
号線

Claims (1)

【特許請求の範囲】
1. サービスプロセサと、前記サービスプロセサに接続され
   たマイクロプログラム制御装置とを具備して構成したマ
   イクロプログラム評価方式であって、前記マイクロプロ
   グラム制御装置はパリティビットをもったワード構成を
   有してマイクロプログラムを格納するためのマイクロプ
   ログラム記憶回路と、前記マイクロプログラム記憶回路
   に格納されたマイクロプログラムのアドレスを格納する
   ためのアドレスレジスタと、前記マイクロプログラム記
   憶回路の出力を格納するためのマイクロプログラムコマ
   ンドレジスタと、前記サービスプロセサからマイクロプ
   ログラム評価モードをセットするためのフリップフロッ
   プと、前記マイクロプログラム評価時に前記マイクロプ
   ログラムコマンドレジスタに前記マイクロプログラム記
   憶回路の内容を読出すことにより前記マイクロプログラ
   ムコマンドのパリティエラーを発生し、前記マイクロプ
   ログラムコマンドのパリティビット部に前記パリティエ
   ラーのデータを書込むためのパリティエラー発生回路と
   、前記マイクロプログラム評価の終了後に前記サービス
   プロセサにより前記マイクロプログラム記憶回路の内容
   を読出して前記パリティエラーの有無の判定に使用する
   ためのＡＮＤゲートとから構成したものであることを特
   徴とするマイクロプログラム評価方式。