JPH0252497A - 多層セラミック基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は多層セラミック基板に関し、特に基板内にイ
ンダクタ、キャパシタあるいは抵抗などを内蔵する、多
層セラミック基板に関する。

〔従来技術〕

この種の多層セラミック基板を製造する場合、よく知ら
れているように、複数のセラミックグリーンシートを準
備し、各々のセラミックグリーンシート上に、インダク
タ、キャパシタあるいは抵抗等を形成するのに必要な導
体等を形成し、それぞれのセラミックグリーンシートを
積層し圧着した後一体焼成していた。

（発明が解決しようとする課題） 上述のような従来の多層セラミック基板では、一体焼成
をしているために、個別にトリミングすることができな
いので、内蔵された部品のインダクタンス、キャパシタ
ンスあるいは抵抗の値にばらつきがあった。

たとえば、特開昭６２−１９６８１１号公報には、この
ような同時焼成による収縮率の違いを問題にし、それぞ
れ個別に焼成したキャパシタとなる積層セラミック体と
薄いセラミック基板とを−体的に接合する方法が開示さ
れている。

この方法によれば同時一体焼成に伴う収縮率の差に起因
する問題は回避できるものの、前述のばらつきに対する
解決は何等なされていない。しかも、キャパシタの数を
増やしたり、他の要素と混在させるのに困難があった。

それゆえに、この発明の主たる目的は、精度のよいイン
ダクタ、キャパシタまたは抵抗を内蔵することができる
、多層セラミック基板を提供することである。

〔課題を解決するための手段〕

この発明は、簡単にいえば、上層、中層および下層の３
層に積層される複数のセラミック基板、上層および下層
の少なくとも一方のセラミック基板に形成される導電パ
ターン、中層のセラミ・ンク基板に形成され、チップ部
品を収納するための貫通孔、および貫通孔に収納されて
上層または下層の少なくとも一方のセラミック基板に形
成された導電パターンと接続されるとともに、その高さ
が中層のセラミック基板の厚みより小さいチップ部品を
備え、チップ部品の高さと中層のセラミック基板の厚み
との差によって空気層が形成される、多層セラミック基
板である。

〔作用〕

中層のセラミック基板に形成された貫通孔に内蔵された
チップ部品、たとえばインダクタやキャパシタあるいは
抵抗などが、上層および下層の少なくとも一方のセラミ
ック基板に形成された導体に、たとえばはんだ等によっ
て接続固定される。

このとき、チップ部品の高さが中層のセラミック基板の
厚さより小さいので、貫通孔には空気層が形成される。

〔発明の効果〕

この発明によれば、中層のセラミック基板に貫通孔を形
成してそこにチップ部品を収納するようにしているので
、予め調整した最適の値を有するインダクタやキャパシ
タあるいは抵抗などを必要に応じて任意に収納すること
ができる。したがって、従来の多層セラミック基板に比
べて、基板の高密度化が可能となるとともに、各チップ
部品のインダクタンスやキャパシタンスあるいは抵抗等
の値のばらつきを最小にできる。

また、空気層を形成することができるので、この空気層
によって実効誘電率を低下させることができる。したが
って、上層または下層のセラミック基板表面に形成され
た導電パターンにおける信号伝搬遅延が改善される。

この発明の上述の目的、その他の目的、特徴および利点
は、図面を参照して行う以下の実施例の詳細な説明から
一層明らかとなろう。

〔実施例〕

第１図はこの発明の一実施例の要部を示す断面図解図で
あり、第２図は分解斜視図である。多層セラミック基板
１０は、個別に焼成されかつ互いに一体的に接合された
上層、中層および下層のそれぞれのセラミック基板１２
．１４および１６を含む。これらセラミック基板１２．
１４および１６は、たとえばはんだバンプ１８などの導
電材料によって一体的に接合される。必要に応じて、さ
らにガラスなどで接合するようにしてもよい。

中層のセラミック基板１４には、チップ部品ヲ収納する
ための収納孔２０が形成される。その収納孔２０には、
チップ部品としてインダクタ、キャパシタあるいは抵抗
などのチップ部品２２がそれぞれ収納される。チップ部
品２２の高さは、セラミック基板１４の厚さより小さく
設定され、したがって収納孔２０にチップ部品２２が収
納されたとき、収納孔２０の一部は空気層として残る。

なお、収納孔２０に収納されたチップ部品２２も、はん
だバンプ１８によって、セラミック基板１６と一体的に
固定される。

セラミック基板１２．１４および１６には、それぞれ、
所望部に、スルーホール導体２４が形成される。スルー
ホール導体２４は、それぞれ、セラミック基板１２．１
４および１６の上面または下面に形成された配線パター
ン２６に直接接続され、また所望のはんだバンプ１８に
接続される。

したがって、収納孔２０に収納されているチップ部品２
２はセラミック基板１４に形成された配線パターン２６
によって相互に、また、はんだバンプ１８およびスルー
ホール導体２４を介して、必要な配線パターン２６とそ
れぞれ接続され得る。

第１図に示す多層セラミック基板ｌＯでは、収納孔２０
の一部が空気層として残されるので、セラミック基板１
２．１４および１６の上面に形成された配線パターン２
６上での実効誘電率は低下する。したがって、セラミッ
ク基板１２．１４および１６上に形成されている配線パ
ターン２６における信号の伝搬遅延は小さくなる。

第１図実施例の多層セラミック基板１０を製造する場合
、まず、各セラミック基板１２．１４およびＩ６となる
べきセラミックグリーンシート（図示せず）を準備する
。このとき、各セラミック基板１２〜１６に、必要な配
線パターンやスルーホール導体となるべき導体ペースト
を印刷しておくとともに、中層のセラミック基板１２の
収納孔２０のための孔を穿けてお（。そして、それぞれ
のグリーンシートを個別に焼成して各セラミック基板１
２〜１６を得る。

その後、まず、下層のセラミック基板１６上にはんだバ
ンプ１８を印刷等によって必要な位置に形成し、その上
に中層のセラミック基板１４を置いて位置合わせする。

各収納孔２０に所定のチップ部品２２（第１図）を収納
する。このとき、チップ部品２２の接続電極が先に形成
されているはんだパン１１８と位置的に対応するように
位置決めされる。

次いで、中層のセラミック基板１４の上および／または
上層のセラミック基板１２の下面に、はんだバンプ１８
を印刷等によって必要な位置に形成する。そして、中層
のセラミック基板１４上に上層のセラミンク基ｖｉ１２
を載せて位置合わせする。

その後、たとえば炉に入れるなどして、はんだバンプ１
８を溶かして、前述のように、各層のセラミック基板１
２〜Ｉ６が一体的に積層接合されるとともに、チップ部
品２２が配線パターン２６と接続される。

上述の実施例では、上層、中層および下層を構成するセ
ラミック基板１２．１４および１６はそれぞれ単板であ
ったが、これらの任意のものがそれぞれ多層基板であっ
てもよい。また、積層枚は３枚以上であってもよい。こ
の場合、上層および／または下層のセラミック基板１２
および／または１６はそれぞれ複数層のセラミック基板
が集まったものとして表されることになる。

なお、上述の実施例における各層のセラミック基板１２
〜１６はアルミナ等の任意のセラミック材料で形成でき
るが、信号伝搬遅延を考慮するなら、低温焼結の低誘電
率のセラミック材料を用いることが望ましい。

【図面の簡単な説明】

第１図はこの発明の一実施例の要部を示す断面図解図で
ある。 第２図は第１図実施例の製造過程を説明するための斜視
図である。 図において、１２．１４および１６はセラミック基板、
１８ははんだバンプ、２０は収納孔、２２はチップ部品
、２４はスルーホール導体、２６は配線パターンを示す
。 第１図

Claims (1)

1. 【特許請求の範囲】 　上層，中層および下層の３層に積層される複数のセラ
   ミック基板、 前記上層および前記下層の少なくとも一方のセラミック
   基板に形成される導電パターン、 前記中層のセラミック基板に形成され、チップ部品を収
   納するための貫通孔、および 前記貫通孔に収納されて前記上層および前記下層の少な
   くとも一方のセラミック基板に形成された前記導電パタ
   ーンと接続されるとともに、その高さが前記中層のセラ
   ミック基板の厚みより小さいチップ部品を備え、前記チ
   ップ部品の高さと前記中層のセラミック基板の厚みとの
   差によって空気層が形成される、多層セラミック基板。