JPH0255437A - 差動論理同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 セント予備方式のマイクロ波多重無線装置の現用機と予
備機へ送信データを差分処理して伝送する送信の差動論
理回路に関し、 送信データを現用機から予備機へ又はその逆に切り替え
る時に、切り替えられた送信データに位相差を生じない
で所謂ヒソトレス切替を可能とすることを目的とし、 入力データを２分岐し夫々、現在の入力データと１タイ
ムスロット前の出力データを加算する加算器と該加算器
の出力を１タイムスロット分だけ遅延させ該加算器へ入
力する遅延器からなる送信の差動論理回路を現用機向け
と予備機向けに別々に設け、現用の論理回路の遅延器の
出力から一定周期で繰り返される特定符号を検出する現
用の検出器と、その検出出力により予備の論理回路の遅
延器の動作を一定時間だけオンしたのちオフする現用の
時限式開閉器を設け、該現用の時限式開閉器により予備
の遅延器の出力を現用の遅延器の出力と同一にして予備
の論理回路の出力を現用の論理回路の出力に同じになる
ように構成する。

〔産業上の利用分野〕

本発明はディジタルデータを伝送するマイクロ波多重無
線装置に係り、特に現用装置の故障時に予備装置が直く
代替できる様に用意される七ノド予備方式の現用と予備
の各送信装置の変調部の前段に置かれ送信データ入力を
差動処理する送信差動論理回路の現用から予備への切替
に関する。

セント予備方式のディジクルデータのマイクロ波多重無
線装置は、その現用機と予備機の間の切替が、切替時に
おける現用系と予備系の送信データの位相外れに起因す
る符号誤りが生じない所謂ヒツトレス切替が望まれてい
る。

〔従来の技術〕

セント予備方式のディジタルデータのマイクロ波多重無
線の送信装置は従来、第６図のブロック図の如く、送信
する多重信号ＣＨｌ、ＣＩ＋　２のデータを入力し１タ
イムスロフト前の入力データとの差分をとる一個の送信
差動論理回路３＾と、その出力を２分岐して入力し夫々
をディジタル変調、例えば４相ＰＳＫ変調する変調部１
１，２］　とその出力を電力増幅する無線送信機などの
送信部１２．２２からなる同一構成の現用機１０と予備
機２０と、夫々の出力を切替えて高周波大出力信号ＲＦ
を外部へ出力する切替器ＳＷ　４Ａをもち、切替時の符
号誤りを少なくするため、切替器ＳＷ　４Ａを半導体素
子による高速切替器としている。

〔発明が解決しようとする課題〕

上記の第６図の従来の構成例で、送信の差動輪理回路３
Ａを一個として二重化しないのは、送信差動論理回路は
、第７図の構成図の如く、現在のディジタル人力Ｓ□と
、■タイムスロット遅延器Ｔ１−２で遅延した１タイム
スロット前の出力Ｘ　１ｌ−１とを加算器ＡＤＤ　１−
１で加算して加算結果Ｘ□を出力する。従って、二個の
差動論理回路がある場合は、夫々の１タイムスロット遅
延器Ｔの初期状態および夫々の動作開始時期の差が、二
個の差動論理回路の出力Ｘゎの違いとなるので、入力デ
ータＳｏが同じでも二個の出力データＸ。が同一になら
ないからであって、第６図の如く、−個の差動論理回路
３への出力を２分岐し現用機１０の変調部１１と予備機
２０の変調部２１へ供給している。この為、差動論理回
路３Ａが障害となると、現用機１０と予備機２０の両方
が使用不能となるという問題がある。

本発明は、セント予備方式の現用機１０と予備機２０の
夫々に一個づつ二個の送信差動論理回路をもたせ、その
出力を同しにして相互の同期をとり、一方の差動論理回
路の障害時に、直ちに他方の差動論理回路が代替できる
ようにする差動論理同期回路を提供することを課題とす
る。

〔課題を解決するための手段〕

この課題は、第１図の如く、現用機１０のための送信差
動論理回路１と予備機２０のための送信差動論理回路２
の夫々に、自分の論理回路１（又は２）の遅延器１−２
（又は２−２）の出力Ｘ１１−１である１タイムスロッ
ト前の出力が、一定周期で繰り返される特定符号となっ
たときを検出する検出器１−３（又は２３）と、その検
出出力ｄＨ又はｄ２）により相手の論理回路２（又は１
）の遅延器２−２（又は１−２）の動作を一定時間だけ
オンしたのちオフする時限式開閉器２４（又は１−４）
により、自分の遅延器１−２（又は２−２）の出力Ｘ７
−１と、相手の遅延器２−２（又は１−２）の出力Ｘ　
ｎ−１を同一にして相手２を自分１に同期させるように
構成する本発明によって解決される。

本発明の差動論理同期回路の構成を示す第１図の原理図
において、 ■は、現在の入力データＳ、ｌと１タイムスロット前の
出力データχ、、−１を加算して和にアを現用機１０へ
出力する現用の差動論理回路であって、１−１は、入力
データＳ、、と１タイムスロフト前の出力Ｘ、、−１を
加算する現用の差動論理回路１の加算器、 １−２は、加算器１−１の出力Ｘ、、を１タイムスロッ
ト分だけ遅延させ、１タイムスロフト前の出力Ｘれ−１
を出力する現用の差動論理回路１の遅延器である。

２は、現在の入力データＳ、、と１タイムスロフト前の
出力データＸｎ−１を加算して和×７を予備機２０へ出
力する予備の差動論理回路であって、２−１は、入力デ
ータＳＩ＋と１タイムスロット前の出力Ｘｎ−１を加算
する予備の差動論理回路２の加算器、 ２−２は、加算器２−１の出力×７を１タイムスロット
分だけ遅延させ、１タイムスロット前の出力×１’ｌ−
１を出力する予備の差動論理回路２の遅延器である。

■−３は、現用の論理回路１の遅延器１−２の出力Ｘｎ
−１である１タイムスロフト前の出力が一定周期で繰り
返される特定符号となったことを検出する現用の検出器
、 ２−３は、予備の論理回路２の遅延器２−２の出力χ、
、−１である１タイムスロット前の出力が一定周期で繰
り返される特定符号となったことを検出する予備の検出
器である。

■−４は、現用の検出器１−３の検出出力ｄ１により予
備の論理回路２の遅延器２−２の動作を一定時間だけオ
ンしたのちオフする現用の時限式開閉器、２−４は、予
備の検出器２−３の検出出力ｄ２により現用の論理回路
１の遅延器１−２の動作を一定時間だけオンしたのちオ
フする予備の時限式開閉器である。

そして、現用の時限式開閉器１−４により、予備の遅延
器２−２の出力Ｘ７−１を現用の遅延器１−２の出力Ｘ
。−２と同一にして予備系の論理回路２を現用系の論理
回路１に同期させるように構成する。

又、予備の時限式開閉器２−４により、現用の遅延器１
−２の出力Ｘｎ−１を予備の遅延器２−２の出力Ｘ　、
、−１と同一にして現用系の論理回路１を予備系２に同
期させるように構成する。

〔作用〕

現用の送信差動論理回路１は、その加算器１−１が、人
力データＳ。と、その遅延器１−２が加算器１−１の出
力ｘｌｌを１タイムスロット分だけ遅延させた１タイム
スロフト前の出力データ×７−０とを加算して和ｘ７を
現用機１０へ出力する。同様に、予備の送信差動論理回
路２は、その加算器２−１が、入力データＳ７と、その
遅延器２−２が加算器２−１の出力ｘ、、を１タイムス
ロット分だけ遅延させた１タイムスロット前の出力Ｘゎ
−３とを加算して和Ｘゎを予備機１０へ出力する。

現用系１から予備系２への切替は、現用の検出器１−３
が、現用の論理回路１の遅延器１−２の出力Ｘ　ｎ−１
である１タイムスロフト前の出力が、一定周期の特定符
号となったときを検出して、検出信号ｄ１を現用の時限
式開閉器１−４へ出力する。すると現用の時限式開閉器
１−４は、現用の検出器１−３の検出出力ｄ１により駆
動され、予備の論理回路２の遅延器２−２の動作を一定
時間だけオンしたのちオフして、予備の遅延器２−２の
出力Ｘゎ−、を現用の遅延器１−２の出力×□１と同一
にするので、予備系２の出力ｘ７と現用系１の出力Ｘ。

は同しになり同期する。従って現用系１から予備系２へ
の切替は、ヒソトレス切替となって問題は解決される。

予備系２から現用系への切替も、同様に、予備の検出器
２−３が、予備の論理回路２の遅延器２２の出力の１タ
イムスロフト前の出力Ｘ　ｎ−１が特定符号となったこ
とを検出して検出信号ｄ２を予備の時限式開閉器２−４
へ出力する。すると予備の時限式開閉器２−４は、予備
の検出器２−３の検出出力ｄ２により駆動され、現用の
論理回路１の遅延器１２の動作を一定時間だけオンした
のちオフして、現用の遅延器１−２の出力Ｘ１１−１を
予備の遅延器２２の出力Ｘ　Ｉ＋−１と同一にするので
、現用系１の出力×７と予備系２の出力Ｘ。は同じにな
り同期する。従って予備系２から現用系１への切替は、
ヒソトレス切替となって問題は解決される。

〔実施例〕

第２図は本発明の第１の実施例の差動論理同期回路の構
成を示すブロック図であり、第３図はその動作を説明す
るためのタイムチャートである。

第２図において、現用の送信差動論理回路１は、２チヤ
ネルの加算器ＡＤＤ　１−１　と２つのＤフリップフロ
ップＦＦ４．ＦＦ−２の遅延器１−２で構成され、その
加算器ＡＤＤ　１−１が、入力データＳＩＧ　１．ＳＩ
Ｇ　２と、その遅延器１−２が加算器１−１の出力×７
を１タイムスロット分だけ遅延させたデータＸ。−１と
を加算し加算結果χ７の出力データＳＴＧ　１．ＳＩＧ
　２を現用機１０へ出力する。　同様に、予備の送信差
動論理回路２も、２チヤネルの加算器へ〇〇　２−１　
と２つのＤフリップフロップＦＦ−３，ＰＦ−４の遅延
器１−２で構成され、その加算器ＡＤＤ　２−１が、入
力データＳＩＧ　１．ＳＩＧ　２と、その遅延器２−２
が加算器２−１の出力Ｘアを１タイムスロット分だけ遅
延させた１タイムスロット前の出力データ×７−４とを
加算し加算結果Ｘ。の出力データＳＩＧ　１．ＳＩＧ　
２を予備機２０へ出力する。

現用の検出器１−３はノアゲートＮ０Ｒ−１で構成され
、時限式開閉器１−４はブレーク接点ｒＬ１をもつ約２
　ｍ５ｅｃのタイマリレーＲＬ−１で構成される。

そして現用の検出器１−３のノアゲートＮ０Ｒ−１が、
現用の論理回路ｌの遅延器１−２の出力Ｘ。−１である
２つのＤフリップフロップＦＦ−１，ＦＦ−２の夫々の
０出力の論理和をとり、その出力“Ｈ”により時限式開
閉器１−４のタイマリレーＲＬ−１を駆動する。

第３図のタイムチャートを用いて予備の論理回路２の同
期確立を説明する。

予備の論理回路２は、図示しない予備系の電源投入後、
■現用機（Ｘ−＋）、■予備機（Ｘ、−１）に示す如く
現用の論理回路１とは非同期で動作しているが、現用の
遅延器１−２の■ＦＦ−１の０出力と■ＦＦ−２の出力
０が共に“Ｌ”の時に、現用の検出器１−３のＮ０Ｒ−
１が■ＮＯＲ１出力の如く、“■”を出力し、その出力
“Ｈ”により時限式開閉器１−４のタイマリレー　ＲＬ
−１を駆動し、予備の遅延器２−２のＦＦ−３とＦＦ−
４をリセットし、その口出力をＬ″　とするので、［相
］予備の差動論理出力（ｘ７）と■現用の差動論理比力
（Ｘｎ）の如く、同期が確立するので問題がない。

なお、タイマリレーＲＬ−１のブレーク接点ｒＬ１が開
放するのは、予備の論理回路２の電源オンの後、約２　
ｍ５ｅｃ後であり、例えば入力データＳＩＧ　１，５Ｉ
Ｇ２が１．５４４　Ｍｂ／ｓの場合、１データは６００
　ｎ５ｅＣであり、リレー接点の開放までに約３００ビ
ツトが入力するので、同期条件が揃うには充分な時間で
ある。

第４図は本発明の第２の実施例の差動論理同期回路の構
成を示すブロック図であり、第５図はその動作を説明す
るためのタイムチャートである。

第４図の本発明の第２の実施例の構成は、第２図の第１
の実施例の構成と殆ど同しであり、唯、検出器１−３．
検出器２−３がアンドゲート＾ＮＤＩ、へＮＤ２で構成
され、その出力“Ｈ”を遅延器２−２．遅延器１−２の
ＤフリップフロップＦＦ−３，ＦＦ−４又はＦＦ−１゜
ＦＦ−２の夫々のプリセット端子ＰＲに供給してプリセ
ットする点が相違するだけである。

その動作も、第５図のタイムチャートに示す如く、予備
の論理回路２の同期確立は、予備系の電源投入後、■現
用機（Ｘ、−１）、■予備機（Ｘ、−１）に示す如く現
用の論理回路１とは非同期で動作しているが、現用の遅
延器１−２の■ＦＦ−１のΩ出力と■ＦＦ２の出力Ｑが
共に“Ｈ”の時に現用の検出器１−３のＡＮＤ−１が■
＾ＮＤ　１出力の如く、“Ｈ”を出力し、その出力“Ｈ
”により時限式開閉器１−４のタイマリレー　ＲＬ−１
を駆動し、予備の遅延器２−２ＯＦＦ−３とＦＦ−４を
リセットし、そのΩ出力をＬ″とするので、［相］予備
の差動論理出力（Ｘ、　’）　　と■現用の差動論理出
力（ＸＩ、）の如く同期が確立するので問題がない。

〔発明の効果〕

以上説明した如く、本発明によれば、差動論理回路が二
重化できるため、一方の差動論理回路の故障が他方の差
動論理回路によって救済できるようになり、セット予備
方式のディジタル多重無線回線の信頼性を向上する効果
が得られる。

【図面の簡単な説明】

第１図は本発明の差動論理同期回路の構成を示す原理図
、 第２図は本発明の第１の実施例の差動論理同期回路の構
成を示すブロック図、 第３図は本発明の第１の実施例の動作を説明するための
タイムチャート、 第４図は本発明の第２の実施例の差動論理同期回路の構
成を示すブロック図、 第５図は本発明の第２の実施例の動作を説明するための
タイムチャート、 第６図は従来のセント予備方式のディジタル・マイクロ
波多重無線の送信装置のブロック図、第７図は従来の送
信差動論理回路の構成図である。 図において、 １は現用の差動論理回路、２は予備の差動論理回路、１
−Ｌ２−１は加算器、１−２．２−２は遅延器、１−３
゜２−３は検出器、１−４．２−４は時限式開閉器、１
０は現用機、２０は予備機である。 ｒ」　工」 ○ ■ ■ ■ ■ ■ ■ ■ ■ 工」　工」 ｅ ■ ■ ■ ■ ■ ■ ■ ■

Claims (1)

1. 【特許請求の範囲】 入力データ（Ｓ＿ｎ）を２分岐して夫々、現在の入力デ
   ータ（Ｓ＿ｎ）と１タイムスロット前の出力データ（Ｘ
   ＿ｎ＿−＿１）を加算する加算器（１−１、２−１）と
   該加算器の出力（Ｘ＿ｎ）を１タイムスロット分だけ遅
   延させ該加算器へ入力する遅延器（２−１、２−２）か
   らなり前記加算器の出力（Ｘ＿ｎ）を現用機（１０）へ
   出力する現用の差動論理回路（１）と予備機（２０）へ
   出力する予備の差動論理回路（２）からなる回路におい
   て、該現用の論理回路（１）の遅延器（１−２）の出力
   （Ｘ＿ｎ＿−＿１）から一定周期で繰り返される特定符
   号を検出する現用の検出器（１−３）と、 該現用の検出器（１−３）の検出出力（ｄ１）により予
   備の論理回路（２）の遅延器（２−２）の動作を一定時
   間だけオンしたのちオフする現用の時限式開閉器（１−
   ４）を設け、 該現用の時限式開閉器（１−４）により、予備の遅延器
   （２−２）の出力（Ｘ＿ｎ＿−＿１）を現用の遅延器（
   １−２）の出力（Ｘ＿ｎ＿−＿１）と同一にして、予備
   の論理回路（２）の出力（Ｘ＿ｎ）を現用の論理回路（
   １）の出力（Ｘ＿ｎ）と同じにすることを特徴とした差
   動論理同期回路。